KR100672936B1 - 상변환 기억소자 및 그 제조방법 - Google Patents
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Abstract
상변환 기억소자 및 그 제조방법을 제공한다. 이 기억소자는 기판에 형성된 하부 전극과, 상기 하부 전극 상에 형성된 상변환 물질패턴과, 상기 상변환 물질패턴 상에 형성된 상부 전극을 포함한다. 상기 상부 전극 상에 도전성 하드마스크 패턴이 형성된다. 상기 하부전극, 상기 상변환 물질패턴, 상기 상부 전극 및 상기 도전성 하드마스크 패턴이 형성된 기판 상에 층간 절연막이 형성된다. 상기 층간절연막은 소정 영역에 리세스된 얼라인먼트 키홀을 가진다. 상기 얼라인먼트키홀은 상기 금속 배선층을 상부전극과 전기적으로 연결하기 위한 콘택홀을 형성하는 동안 상기 금속 하드마스크 패턴을 식각정지층으로 사용하여 패터닝함으로써 상기 상부전극 보다 낮은 깊이까지 리세스될 수 있다. 상기 얼라인먼트 키홀의 내벽을 따라 얼라인먼크 키가 형성되고, 상기 층간 절연막 상에 금속 배선층이 형성된다. 상기 금속 배선층은 상기 도전성 하드마스크 패턴과 전기적으로 연결된다.
Description
도 1은 상변환 기억소자의 정보저장부를 나타낸 단면도이다.
도 2는 상변환 기억소자의 상부전극 콘택 패턴과 그 상부의 배선층 사이의 얼라인먼트를 위한 얼라인먼트키를 나타낸 도면이다.
도 3 및 도 4는 상변환 기억소자의 상부전극 콘택 패턴과 그 상부의 배선층 사이의 얼라인먼트를 위한 얼라인먼트키 형성공정을 설명하기 위한 단면도들이다.
도 5a 및 도 5b은 각각 본 발명의 제 1 및 제 2 실시예에 따른 상변환 기억소자를 나타낸 단면도들이다.
도 6a 내지 도 6h는 본 발명의 제 1 실시예에 따른 상변환 기억소자의 제조방법을 설명하기 위한 단면도들이다.
도 7a 내지 도 7d는 본 발명의 제 2 실시예에 따른 상변환 기억소자의 제조방법을 설명하기 위한 단면도들이다.
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 더 구체적으로 비휘 발성 기억소자에 해당하는 상변환 기억소자 및 그 제조방법에 관한 것이다.
상변환 기억소자는 상변환 물질막을 용융온도(melting temperature)보다 높은 온도에서 가열한 후에 냉각시키면 비정질 상태(amorphous state)로 변환되고, 용융온도보다 낮고 결정화온도(crystallization temperature)보다 높은 온도에서 가열한 후에 냉각시키면 결정상태(crystalline state)로 변환된다. 여기서, 비정질 상태를 갖는 상변환 물질막의 비저항은 결정질 상태를 갖는 상변환 물질막의 비저항보다 높다. 따라서, 읽기 모드에서 상기 상변환 물질막을 통하여 흐르는 전류를 감지(detection)함으로써, 상기 상변환 기억 셀에 저장된 정보가 논리 "1"인지 또는 논리"0"인지를 판별(discriminate)할 수 있다. 상기 상변환 물질막으로는 게르마늄(Ge), 텔루리움(tellurium;Te) 및 스티비움(stibium;Sb)을 함유하는 화합물막(compound material layer; 이하 'GTS막'이라 함)이 널리 사용된다.
미국특허번호 6,117,720호 "축소된 접촉면적을 갖는 집적회로의 전극 형성방법"(U.S.Patent No. 6,117,720 " METHOD OF MAKING AN INTEGRATED CIRCUIT ELECTRODE HAVING A REDUCED CONTACT AREA")는 상변환 소자의 정보저장부(data storage eliment)의 제조방법을 개시하고 있다.
도 1은 종래의 상변환 기억소자의 정보저장부를 나타낸 단면도이다.
종래의 상변환 소자는 도전체(25b)와, 상기 도전체(24b) 상에 형성된 층간절연막(32)과, 상기 층간절연막(32)에 형성된 콘택홀을 포함한다. 상기 콘택홀의 저면에는 지지부(base portion; 40)이 형성되고, 상기 지지부(40) 상의 상기 콘택홀 내벽에는 실린더형 스페이서(cylinderically shaped spacer; 42)가 형성된다. 상기 실린더형 스페이서(42) 내에 상기 지지부(40)에 접속된 콘택부(contact portion; 44)가 형성된다. 상기 콘택부(44)는 도전성 플러그일 수 있다. 상기 층간절연막(32) 상에는 상기 도전성 플러그에 접속된 상변환 물질막(46)이 형성된다.
상변환 기억소자의 기억셀은 디램소자의 기억셀과 유사하다. 디램소자의 정보저장부는 커패시터로 이루어진 것에 비해, 상변환 기억소자의 정보저장부는 상변환 물질막을 포함한다. 상기 상변환 물질막 상에 상부전극이 형성될 수 있는데, 상기 상부전극은 통상적으로 점착층(adhesion layer)인 티타늄(Ti)과 온도저하(heat sink)를 억제할 수 있는 티타늄 질화막(TiN)과 같은 소프트 금속으로 형성된다. 따라서, 상기 상부전극을 공통전극에 연결하기 위하여 콘택 패턴을 형성하는 동안 상기 상부전극의 식각손상이 일어나지 않도록 주의하여야 한다.
한편, 반도체 소자의 제조공정은, 상·하부의 패턴들 간에 오프셋이 발생되지 않도록 하기 위한 얼라인먼트 단계를 포함한다. 이를 위하여 웨이퍼의 스크라이브 라인에 얼라인먼트키가 형성되는데, 상기 상부전극을 노출시키는 콘택홀과 상기 콘택홀에 접속되는 공통전극 사이의 얼라인먼트를 위한 얼라인먼트키가 상기 콘택 패턴 형성단계에서 형성된다.
도 2는 상변환 기억소자의 상부전극 콘택 패턴과 그 상부의 배선층 사이의 얼라인먼트를 위한 얼라인먼트키를 나타낸 도면이다.
도 3 및 도 4는 상변환 기억소자의 상부전극 콘택 패턴과 그 상부의 배선층 사이의 얼라인먼트를 위한 얼라인먼트키 형성공정을 설명하기 위한 단면도들이다.
도 2를 참조하면, 일반적으로 상변환 기억 소자의 기억셀은 디램셀과 같이, 기판(10)에 활성영역을 한정하는 소자분리막(12)이 형성되고, 셀 영역(B)의 활성영역 상에 게이트 전극(14)이 형성된다. 상기 게이트 전극(14)이 형성된 기판(10)의 전면에 제 1 층간절연막(18)이 형성되고, 상기 제 1 층간절연막(18)을 관통하여 상기 게이트 전극(14) 양측의 기판에 형성된 소오스/드레인 영역(16)에 각각 도전성 플러그(20)가 형성된다. 상기 제 1 층간절연막(18) 상에 하부 배선층(24a, 24b)을 포함하는 제 2 층간절연막(22)이 형성된다. 상기 제 2 층간절연막(22) 상부에 상기 하부 배선층(24a, 24b)에 연결된 정보저장부(30)가 형성된다. 상기 정보저장부(30)는 하부 전극(20), 상변환 물질패턴(46) 및 상부 전극(48)을 포함한다. 상기 정보저장부(30)가 형성된 기판의 전면에 제 3 층간절연막(32)이 형성되고, 상기 제 3 층간절연막(32)을 관통하여 상기 정보저장부(30)의 상부 전극(48)에 접속된 상부전극 콘택 패턴(34)이 형성되어 있다. 상기 상부전극 콘택 패턴(34) 상에 상부 배선층(36)이 접속되는데, 상기 상부 배선층(36)과 상기 상부전극 콘택 패턴(34)의 얼라인먼트를 위하여 얼라인먼트키 영역(A)에 얼라인먼트키 패턴(38)이 형성된다. 상기 얼라인먼트키 패턴(38)은 상기 상부전극 콘택 패턴(34) 형성단계에서 형성된다. 상기 상부 배선층(36) 형성을 위한 도전막을 패터닝 하는 단계에서 상기 얼라인먼트 패턴과 마스크 패턴을 정렬함으로써, 상기 상부전극 콘택 패턴(34)과 상기 상부 배선층(36)을 정렬할 수 있다.
도 3을 참조하면, 정보저장부(30)가 형성된 기판(10)의 전면에 제 3 층간절연막(32)을 형성하고, 상기 제 3 층간절연막(32)을 패터닝하여 상기 정보저장부(30)의 상부 전극(48)이 노출된 상부전극 콘택홀(34h)을 형성한다. 이 때, 얼라인먼트키 영역(A)에서 상기 제 3 층간절연막(32)을 패터닝하여 얼라인먼트키 홀(38k)을 형성한다. 상기 상부 전극(48)은 점착층(adhesion layer)인 티타늄(Ti)과 온도저하(heat sink)를 억제할 수 있는 티타늄 질화막(TiN)과 같은 소프트 금속으로 형성된다. 따라서, 상기 상부전극 콘택홀(34h)과 동시에 상기 얼라인먼트키 홀(38k)을 형성할 때, 상기 상부 전극(48)이 손상되지 않도록 상기 제 3 층간절연막(32)의 식각량을 적절히 조절하여야 한다. 그 결과, 상기 얼라인먼트키 홀(38k)의 깊이가 충분하게 확보되지 않아 얕은 얼라인먼트키 홀(38k)이 형성된다. 또한, 도시하지는 않았지만, 주변회로 트랜지스터에 상부 배선층을 접속하기 위한 콘택 패턴도 형성되어야 하는데, 상기 상부전극 콘택홀(34h)과 상기 콘택 패턴을 위한 콘택홀은 층간절연막의 식각두께가 다르기 때문에 복잡한 단계를 거쳐 형성된다.
계속해서 도 3을 참조하면, 상기 얼라인먼트키 홀(38k) 및 상기 상부전극 콘택홀(34h)이 형성된 기판의 전면에 도전막(34a)을 형성한다. 도시된 것과 같이, 상기 얼라인먼트키 홀(38k)의 깊이가 얕기 때문에 상기 도전막(34a)은 상기 얼라인먼트키 홀(38k) 상부에서 소정의 단차를 가지며 형성된다.
도 4를 참조하면, 상기 도전막(34a)을 전면식각하여 상기 상부전극 콘택홀(34h)에 채워진 상부전극 콘택 패턴(34)을 형성한다. 상기 얼라인먼트키 홀(38k)에는 소정의 단치를 가지는 얼라인먼트키 패턴(38)이 형성된다. 그러나, 상기 얼라인먼트키 홀(38k)의 깊이가 얕기 때문에 상기 얼라인먼트키 패턴(38)의 단 차가 충분하지 않다.
상기 얼라인먼트키 패턴(38) 및 상기 상부전극 콘택 패턴(34)이 형성된 기판의 전면에 금속층(36a)을 형성한다. 상기 금속층(36a) 상에 상부 배선층(36)을 형성하기 위한 포토레지스트 패턴이 형성되는데, 상기 얼라인먼트키 패턴(38)의 단차가 충분하지 않기 때문에 얼라인먼트키의 광학신호가 미미하여 정확한 얼라인먼트가 이루어지지 않아 상부 배선층(36)과 상기 상부전극 콘택 패턴(34)의 오정렬이 발생하는 문제를 유발할 수 있다. 또한, TiN층으로 이루어진 상부전극은 상부전극 콘택 홀(34h)을 형성한 후 포토레지스트 에슁공정에서 표면이 산화되어 상부전극 콘택 패턴과 전기적 접촉이 이루어지지 않을 수도 있다.
본 발명이 이루고자하는 기술적 과제는, 상부전극 콘택 패턴과 상부 배선층 사이의 얼라인먼트 키 신호를 강화할 수 있는 얼라인먼트키 패턴을 가지는 상변환 기억소자 및 그 제조방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은 깊은 얼라인먼트키 홀에 형성된 얼라인먼트키 패턴을 가지는 상변환 기억소자를 제공한다.
이 기억소자는, 기판에 형성된 하부 전극과, 상기 하부 전극 상에 형성된 상변환 물질패턴과, 상기 상변환 물질패턴 상에 형성된 상부 전극을 포함한다. 상기 상부 전극 상에 도전성 하드마스크 패턴이 형성된다. 상기 하부전극, 상기 상변환 물질패턴, 상기 상부 전극 및 상기 도전성 하드마스크 패턴이 형성된 기판 상에 층 간 절연막이 형성된다. 상기 층간절연막은 소정 영역에 리세스된 얼라인먼트 키홀을 가진다. 상기 얼라인먼트키홀은 상기 상부전극 보다 낮은 깊이까지 리세스될 수 있다. 상기 얼라인먼트 키홀의 내벽을 따라 얼라인먼크 키가 형성되고, 상기 층간 절연막 상에 금속 배선층이 형성된다. 상기 금속 배선층은 상기 도전성 하드마스크 패턴과 전기적으로 연결된다.
본 발명의 일실시예에서, 상기 층간절연막은 상기 도전성 하드마스크 패턴을 덮되, 상기 도전성 하드마스크 패턴의 상부를 노출시키는 상부 전극 콘택홀을 더 포함한다. 상기 상부 전극 콘택홀 내에는 상기 도전성 하드마스크 패턴 및 상기 금속 배선층을 전기적으로 연결하는 상부 전극 콘택 패턴이 형성된다. 상기 상부 전극 콘택 패턴과 상기 얼라인먼트키 패턴은 동일한 물질막으로 형성될 수 있다.
또다른 실시예에서, 상기 층간절연막은 상기 도전성 하드마스크 패턴의 주변에 형성될 수 있다. 상기 도전성 하드마스크 패턴의 상부층은 상기 층간절연막 상에 노출되어 상기 금속 배선층과 전기적으로 연결된다.
상기 기술적 과제를 달성하기 위하여 본 발명은 또한 깊은 얼라인먼트키 홀에 얼라인먼트키 패턴을 형성할 수 있는 상변환 기억소자의 제조방법을 제공한다.
이 방법은 기판 상에 하부 전극을 형성하고, 상기 하부 전극 상에 차례로 적층된 상변환 물질패턴, 상부 전극 패턴 및 도전성 하드마스크 패턴을 형성하는 것을 포함한다. 상기 적층된 상변환 물질패턴, 상부 전극 패턴 및 도전성 하드마스크 패턴이 형성된 기판의 전면에 층간절연막을 형성한다. 상기 층간절연막을 패터닝하여 소정영역에 리세스된 어라인먼트 키홀 및 콘택홀을 형성한다. 상기 얼라인먼트 키홀은 상기 상부 전극 패턴보다 낮은 깊이까지 리세스되도록 형성할 수 있다. 상기 콘택홀 내에 콘택 패턴을 형성함과 동시에 상기 얼라인먼트 키홀의 내벽을 따라 형성된 얼라인먼트 패턴을 형성한다. 상기 층간절연막 상에 상기 콘택 패턴 및 상기 도전성 하드마스크 패턴과 전기적으로 연결된 금속 배선층을 형성한다.
구체적으로 상기 얼라인먼트 키홀 및 상기 콘택홀을 형성하는 단계에서, 상기 도전성 하드마스크 패턴 상에 상기 도전성 하드마스크 패턴을 노출시키는 상부 전극 콘택홀을 형성할 수 있고, 상기 콘택 패턴 및 상기 얼라인먼트 패턴을 형성하는 단계에서, 상기 상부 전극 콘택홀 내에 상부 전극 콘택 패턴을 형성할 수 있다.
또한, 상기 콘택 패턴 및 상기 얼라인먼트 패턴을 형성하는 단계는,
상기 얼라인먼트 키홀 및 상기 콘택홀이 형성된 기판의 전면에 상기 콘택홀을 채우고 상기 얼라인먼트 키홀의 내벽을 따라 형성된 도전막을 형성하고, 상기 도전성 하드마스크 패턴을 노출시킴과 동시에, 상기 도전막 및 상기 층간절연막을 순차적으로 평탄화식각하여 상기 얼라인먼트 패턴 및 상기 콘택 패턴을 형성할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 5a는 본 발명의 제 1 실시예에 따른 상변환 기억 소자를 나타낸 단면도이다.
도 5a를 참조하면, 상변환 기억 소자의 제조과정에서 기판은 얼라인먼트키 영역(Key), 주변회로 영역(Peri) 및 셀 영역(Cell)을 포함한다. 상기 기판(50)에 소자분리막(52)이 형성되여 활성영역을 한정하고, 상기 주변회로 영역(Peri)에 주변회로 트랜지스터가 형성되고, 상기 셀 영역(Cell)에 셀 트랜지스터가 형성된다. 상기 주변회로 트랜지스터는 게이트 전극(54p)과 소오스/드레인 영역들(56c)을 포함하고, 상기 셀 트랜지스터는 게이트 전극(54c)과 소오스 영역(56a) 및 드레인 영역(56d)을 포함한다.
상기 기판의 전면에 제 1 층간절연막(58)이 형성되고, 상기 제 1 층간절연막(58)을 관통하여 콘택 플러그(60c)가 상기 주변회로 트랜지스터의 소오스/드레인 영역(56c)에 접속되고, 상기 셀 트랜지스터의 소오스 영역(56a)에 스토리지 플러그(60s)가, 상기 셀 트랜지스터의 드레인 영역(56d)에 비트라인 플러그(60b)가 접속된다. 상기 제 1 층간절연막(58) 상에 또다른 절연막(62)이 형성된다. 이 절연막(62)에는 상기 비트라인 플러그(60b)에 접속된 비트라인(64b)과, 상기 스토리지 플러그(60s) 상에 형성된 도전성 지지부(64a)과 상기 콘택 플러그(60c)에 접속된 회로 배선(64c)을 포함하는 하부 배선층이 형성된다. 상기 하부 배선층 및 상기 플러그들은 듀얼 다마신 공정을 이용하여 동시에 형성될 수도 있다.
상기 하부 배선층이 형성된 기판의 전면에 제 2 층간절연막(66)이 형성된다. 상기 제 2 층간절연막(66)에는 상기 스토리지 플러그(60s) 상의 도전성 지지부(64a)에 접속된 하부 전극(70)이 형성되어 있다. 상기 하부 전극(70)의 형태는 다양하게 변형될 수 있다. 본 실시예에서는 실린더형 스페이서(68) 내에 형성된 구조를 예시하였다.
상기 제 2 층간절연막(66) 상에 상변환 물질패턴(72p), 상부전극(74p) 및 금속 하드마스크 패턴(76p)이 적층된 정보저장부가 형성되고, 상기 정보저장부가 형성된 기판의 전면에 제 3 층간절연막(80)이 형성된다. 상기 금속 하드마스크 패턴(76p)에 상부전극 콘택 패턴(82a)이 접속되고, 상기 회로 배선(64c)에 도전성 콘택 패턴(82b)이 접속된다. 상기 상부전극 콘택 패턴(82a)은 상부전극 콘택홀(80a)을 통하여 상기 금속 하드마스크 패턴(76p)에 접속되고, 상기 도전성 콘택 패턴(82b)은 상기 제 3 층간절연막(80) 및 상기 제 2 층간절연막(66)을 관통하여 상기 회로 배선(64c)에 접속된다.
상기 얼라인먼트키 영역(Key)에는 얼라인먼트키 패턴(82c)이 형성된다. 상기 얼라인먼트키 패턴(82c)은 상기 제 3 층간절연막(80)이 식각되어 리세스된 얼라인먼트키 홀(80c)의 내벽을 따라 형성된다. 본 발명에서 상기 상부 전극(74p) 상에 금속 하드마스크 패턴(76p)이 형성되어 있다. 따라서, 상기 얼라인먼트키 홀(80c)을 형성하는 동안 상기 금속 하드마스크 패턴(76p)을 식각정지층으로 사용함으로 써, 상기 얼라인먼트키 홀(80c)의 깊이를 충분히 깊게 형성할 수 있다. 상기 얼라인먼트키 홀(80c)은 상기 제 3 층간절연막(80) 뿐만 아니라, 그 하부의 층간절연막들까지 식각되어 깊게 형성될 수도 있다. 따라서, 상기 얼라인먼트키 패턴(82c)은 명확한 단차를 가질 수 있고, 상부 배선층(84) 형성을 위한 얼라인먼트 공정에서 확연한 얼라인먼트키 시그널을 제공할 수 있다. 상기 얼라인먼트키 패턴(82c)은 상기 상부전극 콘택 패턴(82a)과 동일한 물질로 형성되고, 도시하지는 않았지만, 상기 얼라인먼트키 패턴(82c) 상에 상기 상부 배선층(84)을 이루는 물질층, 예컨대 금속 배선층인 경우 금속층이 잔존할 수도 있다.
도 6a 내지 도 6h는 본 발명의 제 1 실시예에 따른 상변환 기억 소자의 제조방법을 설명하기 위한 단면도들이다.
도 6a를 참조하면, 얼라인먼트키 영역(Key), 주변회로 영역(Peri), 셀 영역(Cell)이 구비된 기판(50)에 소자분리막(52)을 형성하여 활성영역을 한정한다. 상기 주변회로 영역(Peri)에 게이트 전극(54p)과 소오스/드레인 영역(56c)을 형성하고, 상기 셀 영역(Cell)에 셀 게이트 전극(54c)과 소오스 영역(56a) 및 드레인 영역(56d)을 형성한다. 주변회로 영역(Peri)에는 웰 픽업을 위한 확산층이 형성될 수도 있다.
상기 기판의 전면에 제 1 층간절연막(58)을 덮고, 상기 제 1 층간절연막(58)을 관통하여 상기 소오스/드레인 영역(56c)에 접속된 도전성 플러그(60c)와, 상기 셀 영역의 소오스 영역(56a) 및 드레인 영역(56d)에 각각 접속된 스토리지 플러그(60s) 및 비트라인 플러그(60b)를 형성한다. 상기 제 1 층간절연막(58) 상에 또다른 절연막(62)을 형성하고, 상기 절연막(62) 내에 상기 플러그들에 접속된 하부 배선층을 형성한다. 상기 하부 배선층 및 상기 플러그들은 듀얼 다마신 공정을 적용하여 동시에 형성할 수도 있다. 상기 도전성 플러그(60c)에는 회로 배선(64c)이, 상기 스토리지 플러그(60s)에는 도전성 지지부(64a)가, 상기 비트라인 플러그(60b)에는 비트라인(64b)이 접속된다. 상기 비트라인(64b)은 상기 회로 배선(64c)과 전기적으로 연결될 수도 있다.
도 6b를 참조하면, 상기 하부 배선층이 형성된 기판의 전면에 제 2 층간절연막(66)을 형성하고, 통상의 방법을 이용하여 상기 스토리지 플러그(60s)에 전기적으로 접속된 하부 전극(70)을 형성한다. 상기 하부 전극(70)은 상기 제 2 층간절연막(66)을 관통하여 상기 도전성 지지부(64a)가 노출된 콘택 홀을 형성하고, 상기 콘택 홀의 내벽에 실린더형 스페이서(68)를 형성하고, 상기 실린더형 스페이서(68) 내에 도전물질을 채우는 것을 포함하여 형성할 수 있다.
도 6c를 참조하면, 상기 하부 전극(70)이 형성된 제 2 층간절연막(66) 상에 상변환 물질막(72), 상부 도전막(74) 및 금속 하드마스크막(76)을 순차적으로 형성한다. 상기 상변환 물질막(72)은 게르마늄(Ge), 텔루리움(tellurium;Te) 및 스티비움(stibium;Sb)을 함유하는 GST막으로 형성할 수 있다. 상기 상부 도전막(74)은 점착층으로 사용되는 Ti 및 온도저하를 억제할 수 있는 TiN이 적층된 막으로 형성할 수 있다. 상기 금속 하드마스크막(76)은 이리듐막, 이리듐산화막 및 이리듐산화막과 이리듐막의 적층막 가운데 선택된 하나로 형성할 수 있다.
도 6d를 참조하면, 상기 하드마스크막(76) 상에 포토레지스트 패턴(78)을 형 성하고, 상기 포토레지스트 패턴(78)을 식각막스크로 사용하여 상기 하드마스크막(76)을 식각한다. 그 결과, 상기 상부 도전막(74) 상에 하드마스크 패턴(76p)이 형성된다.
도 6e를 참조하면, 상기 하드마스크 패턴(76p)을 식각마스크로 사용하여 상기 상부 도전막(74) 및 상기 상변환 물질막(72)을 식각하여 상부 전극(74p) 및 상변환 물질패턴(72p)을 형성한다. 상기 하드마스크 패턴과 상기 상부전극 및 상기 상변환 물질패턴은 연속적으로 패터닝할 수도 있다.
도 6f를 참조하면, 상기 상부 전극(74p) 및 상기 상변환 물질패턴(72p)이 형성된 기판의 전면에 제 3 층간절연막(80)을 형성한다. 상기 제 3 층간절연막(80)을 패터닝하여 상기 하드마스크 패턴(76p)이 노출된 상부전극 콘택홀(80a)과, 상기 주변회로 영역(Peri)의 회로 배선(64c)이 노출된 콘택홀(80b) 및 얼라인먼트키 홀(80c)을 동시에 형성한다. 상기 주변회로 영역(Peri)의 콘택홀(80b)은 상기 상부전극 콘택홀(80a)에 비해 깊게 형성되어야 한다. 본 발명에서 상기 금속 하드마스크 패턴(76p)은 상기 상부전극 콘택홀(80a)이 형성되는 과정에서 식각정지층으로 사용되기 때문에 상부전극(74p)의 손상없이 주변회로 영역(Peri)에 깊은 콘택홀(80b)을 형성할 수 있다. 또한, 얼라인먼트키 영역(Key)에 형성되는 얼라인먼트키 홀(80c)도 충분히 깊게 형성할 수 있다.
도 6g를 참조하면, 상기 상부전극 콘택홀(80a), 상기 주변회로 영역의 콘택홀(80b) 및 상기 얼라인먼트키 홀(80c)이 형성된 기판의 전면에 도전막(82)을 형성한다. 상기 도전막(82)은 상기 콘택홀들을 채우고, 상기 얼라인먼트키 홀(80c)의 내벽을 따라 형성될 수 있다. 상기 도전막(82)은 텅스텐으로 형성할 수 있다. 본 발명에서 상기 얼라인먼트키 홀(80c)의 깊이가 충분히 깊기때문에 상기 도전막(82)은 상기 얼라인먼트키 홀(80c)의 내벽을 따라 형성되어 확연한 단차를 가질 수 있다.
도 6h를 참조하면, 상기 도전막(82)을 전면식각하여 상기 얼라인먼트키 홀(80c)의 내벽에 형성된 얼라인먼트키 패턴(82c)과, 상기 주변회로 영역의 콘택홀(80b)에 채워진 도전성 콘택 패턴(82b)과, 상기 상부전극 콘택홀(80a) 내에 채워진 상부전극 콘택 패턴(82a)을 형성한다. 도시된 것과 같이, 상기 얼라인먼트키 패턴(82c)은 명확하게 구분되는 단차를 가질 수 있다.
계속해서 도 6h를 참조하면, 상기 얼라인먼트키 패턴(82c)이 형성된 기판의 전면에 상부 도전막(84)을 형성한다. 이어서 도시하지는 않았지만, 상기 상부 도전막(84)을 패터닝하여 도 5a에 도시된 상부 배선층(84)을 형성한다. 이 때, 상기 얼라인먼트키 패턴(82c)의 단차가 명확하기 때문에 강한 얼라인먼트 키 시그널을 얻을 수 있고, 상기 상부전극 콘택 패턴(82a)과 상기 상부 배선층(84)간의 정확한 얼라인먼트를 얻을 수 있다. 상기 상부 배선층(84)을 패터닝하는 동안 얼라인먼트키 영역(Key)의 상부 도전막(74)은 제거하지 않고 잔존시킬 수도 있다.
도 5b는 본 발명의 제 2 실시예에 따른 상변환 기억 소자를 나타낸 단면도이다. 도 5a의 참조부호와 동일한 참조부호로 표시된 구성은 도 5a의 구성과 동일하고 이에 대한 설명은 생략하기로 한다.
상술한 제 1 실시예와 다른 점은 상기 상부 배선층(84)이 상기 상부전극 콘 택 패턴(82a)을 통하여 상기 금속 하드마스크 패턴(76p)에 접속되지 않고, 직접 상기 금속 하드마스크 패턴(76p)에 접속된다. 상기 제 3 층간절연막(80)은 상기 금속 하드마스크 패턴(76p)의 상부면과 동일한 레벨로 형성되어 상기 제 3 층간절연막(80) 상에 형성되는 상부 금속층은 상기 금속 하드마스크 패턴(76p)에 직접 접속될 수 있다.
도 7a 내지 도 7d는 본 발명의 제 2 실시예에 따른 상변환 기억소자의 제조방법을 설명하기 위한 단면도들이다.
제 3 층간절연막(80)을 형성하는 공정까지는 상술한 제 1 실시예와 동일하다. 본 발명의 제 2 실시예는 층간절연막에 대해 충분히 높은 식각선택성을 가지는 금속하드마스크막의 특성을 이용한다. 상기 제 3 층간절연막(80)을 패터닝하여 상기 주변회로 영역(Peri)의 회로 배선(64c)을 노출시키는 콘택홀(80b) 및 얼라인먼트키 영역(Key)에 얼라인먼트키 홀(80c)을 형성한다. 상기 얼라인먼트키 홀(80c) 역시 제 1 실시예와 마찬가지로 깊게 형성될 수 있다.
도 7b를 참조하면, 상기 얼라인먼트키 홀(80c)이 형성된 기판의 전면에 도전막(82)을 형성한다.
도 7c를 참조하면, 상기 도전막(82) 및 상기 제 3 층간절연막(80)을 순차적으로 전면식각하여, 상기 얼라인먼트키 홀(80c) 내벽을 따라 형성된 얼라인먼트키 패턴(82c)과 상기 주변회로 영역의 콘택 홀(80b) 내에 채워진 도전성 콘택 패턴(82b)을 형성함과 동시에 상기 금속 하드마스크 패턴(76p)을 노출시킨다. 이때, 상기 제 3 층간절연막(80)을 전면식각하는 동안 상기 금속 하드마스크 패턴(76p)이 충분한 식각정지층으로 작용할 수 있다.
도 7d를 참조하면, 상기 기판의 전면에 상부 도전막(84)을 형성한다. 계속해서 도시하지는 않았지만, 상기 얼라인먼트키 패턴(82c)에 정렬된 포토레지스트 패턴을 형성하여 상기 상부 도전막(84)을 패터닝하여 도 5b에 도시된 상부 배선층(84)을 형성한다. 상기 얼라인먼트키 패턴(82c)은 단차가 명확하여 강한 얼라인먼트 키 시그널을 제공할 수 있기 때문에 상기 상부 배선층(84)은 상기 도전성 콘택 패턴(82b) 및 상기 금속하드마스크 패턴(76p)에 정확하게 얼라인먼트될 수 있다.
상술한 것과 같이 본 발명에 따르면, 소프트 금속으로 형성되는 상부전극 상에 금속 하드마스크 패턴을 형성함으로써, 금속 하드마스크 패턴을 식각정지층으로 사용하여 층간절연막을 패터닝함으로써 깊은 얼라인먼트키 홀을 형성할 수 있고, 따라서, 단차가 명확한 얼라인먼트키 패턴을 형성할 수 있다.
또한, 상부 전극을 이루는 금속의 산화를 방지하여 상부 배선층과 정보저장부 사이의 저항이 증가하는 것을 방지할 수 있다.
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- 기판에 형성된 하부 전극;상기 하부 전극 상에 형성된 상변환 물질패턴;상기 상변환 물질패턴 상에 형성된 상부 전극;상기 상부 전극 상에 형성된 도전성 하드마스크 패턴;상기 하부전극, 상기 상변환 물질패턴, 상기 상부 전극 및 상기 도전성 하드마스크 패턴이 형성된 기판 상에 형성되고, 소정 영역에 리세스된 얼라인먼트 키홀을 가지는 층간 절연막;상기 얼라인먼트 키홀의 내벽을 따라 형성된 얼라인먼크 키;및상기 층간 절연막 상에 형성되되 상기 도전성 하드마스크 패턴과 전기적으로 연결된 금속 배선층을 포함하며,상기 얼라인먼트 키홀은 상기 상부 전극 패턴보다 낮은 깊이까지 리세스된 것을 특징으로 하는 상변환 기억 소자.
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- 얼라인먼트키 영역, 주변 영역 및 셀 영역이 구비된 기판;상기 주변 영역 및 셀 영역에 각각 형성된 주변회로 트랜지스터 및 셀 트랜지스터;상기 주변회로 트랜지스터 및 셀 트랜지스터가 형성된 기판의 전면에 덮여진 제 1 층간 절연막;상기 제 1 층간 절연막 상에 형성되되, 상기 주변회로 트랜지스터의 소오스/드레인 영역에 접속된 금속 플러그, 상기 셀 트랜지스터의 소오스 영역에 접속된 스토리지 플러그 및 상기 셀 트랜지스터의 드레인 영역에 접속된 비트라인;상기 금속 플러그, 상기 스토리지 플러그 및 상기 비트라인이 형성된 기판의 전면에 덮여진 제 2 층간절연막;상기 제 2 층간절연막 내에 형성되되, 제 2 층간절연막을 관통하여 상기 스토리지 플러그에 접속된 하부 전극;상기 제 2 층간절연막 상에 상변환 물질패턴, 상부 전극 패턴 및 도전성 하드마스크 패턴이 차례로 적층되어 상기 하부 전극에 접속된 정보저장부(data storage element);상기 정보저장부가 형성된 기판의 전면에 형성되되, 상기 얼라인먼트키 영역에 리세스된 얼라인먼트 키홀을 갖는 제 3 층간절연막;상기 제 3 층간절연막 상에 형성된 금속 배선층;상기 얼라인먼크 키홀의 내벽을 따라 형성된 얼라인먼트키 패턴;및상기 제 3 층간절연막 및 상기 제 2 층간절연막을 관통하여 상기 금속 플러그에 접속된 금속 콘택 패턴을 포함하며,상기 얼라인먼트 키홀은 상기 상부 전극 패턴보다 낮은 깊이까지 리세스된 것을 특징으로 하는 상변환 기억 소자.
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- 기판 상에 하부 전극을 형성하는 단계;상기 하부 전극 상에 차례로 적층된 상변환 물질패턴, 상부 전극 패턴 및 도전성 하드마스크 패턴을 형성하는 단계;상기 적층된 상변환 물질패턴, 상부 전극 패턴 및 도전성 하드마스크 패턴이 형성된 기판의 전면에 층간절연막을 형성하는 단계;상기 층간절연막을 패터닝하여 소정영역에 리세스된 얼라인먼트 키홀 및 콘택홀을 형성하는 단계;상기 콘택홀 내에 콘택 패턴을 형성함과 동시에 상기 얼라인먼트 키홀의 내벽을 따라 형성된 얼라인먼트 패턴을 형성하는 단계;및상기 층간절연막 상에 상기 콘택 패턴 및 상기 도전성 하드마스크 패턴과 전기적으로 연결된 금속 배선층을 형성하는 단계를 포함하며,상기 얼라인먼트 키홀은 상기 상부 전극 패턴보다 낮은 깊이까지 리세스되도록 형성하는 것을 특징으로 하는 상변환 기억 소자 제조방법.
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- 얼라인먼트키 영역, 주변 영역 및 셀 영역이 구비된 반도체 기판의 주변 영역에 주변회로 트랜지스터를 형성하고, 셀 영역에 셀 트랜지스터를 형성하는 단계;상기 주변회로 트랜지스터 및 상기 셀 트랜지스터가 형성된 기판 전면에 제 1 층간절연막을 형성하는 단계;상기 제 1 층간절연막을 관통하여 상기 주변회로 트랜지스터의 소오스/드레인 영역, 상기 셀 트랜지스터의 소오스 및 드레인 영역에 각각 연결된 하부 배선층을 형성하는 단계;상기 하부 배선층이 형성된 기판의 전면에 제 2 층간절연막을 형성하는 단계;상기 제2 층간절연막을 관통하여 상기 셀 트랜지스터의 소오스 영역에 전기적으로 연결된 하부전극을 형성하는 단계;상기 하부전극 상에 상변환 물질패턴상변환 물질패턴및 금속 하드마스크 패턴이 차례로 적층된 정보저장부를 형성하는 단계;상기 정보저장부가 형성된 기판의 전면에 제 3 층간절연막을 형성하는 단계;상기 제 3 층간절연막 및 상기 제 2 층간절연막을 패터닝하여 상기 주변회로 영역의 하부 배선층을 노출시키는 콘택 홀 및 상기 얼라인먼트키 영역에 리세스된 얼라인먼트키 홀을 형성하는 단계;상기 얼라인먼트키 홀의 내벽을 따라 형성된 얼라인먼트키, 상기 콘택홀 내에 채워진 금속 콘택 패턴을 형성하는 단계;및상기 제 3 층간절연막 상에 상기 금속 콘택 패턴 및 상기 금속하드마스크 패턴에 각각 접속된 금속 배선층을 형성하는 단계를 포함하며,상기 얼라인먼트 키홀은 상기 상부 전극 패턴보다 낮은 깊이까지 리세스되도록 형성하는 것을 특징으로 하는 상변환 기억 소자 제조방법.
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