KR20030043138A - 반도체 소자 및 그 제조 방법 - Google Patents

Abstract

본 발명은 반도체 메모리 셀의 제조시, 비트라인의 CD 및 높이를 감소하여, 비트라인과 스토리지 노드 콘택간의 마진을 확보함으로서 비트라인과 스토리지 노드 콘택간의 브릿지를 방지하고, 절연막 증착시 보이드를 억제하고 비트라인의 붕괴를 발생하지 않는 반도체 소자 및 제조 방법을 제공하기 위하여, 이를 위한 본 발명의 반도체 소자 제조 방법은 반도체 기판상에 제1 절연막을 형성하는 단계; 상기 제1 절연막을 선택적으로 패터닝하여 절연막패턴을 형성하는 단계; 상기 절연막패턴의 측벽에 비트라인을 형성하는 단계; 상기 비트라인을 포함한 전면에 제2 절연막을 형성하는 단계; 상기 제2 절연막 및 상기 절연막패턴을 선택적으로 식각하여 상기 반도체기판을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀을 통해 상기 반도체기판에 연결되는 플러그를 형성하는 단계; 및 상기 플러그상에 스토리지노드를 형성하는 단계를 포함하여 이루어진다.

Description

반도체 소자 및 그 제조 방법{Semiconductor device and Method for fabricating the same}

본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 특히 스토리지 노드(Storage Node)와 비트라인(Bit Line)간에 브릿지(Bridge) 방지를 위한 반도체 메모리셀의 제조방법에 관한 것이다.

일반적으로 반도체 메모리 셀은 한 개의 비트라인(bit line)과 한 개의 워드라인(word line)과 한 개의 엑세스 트랜지스터(access transistor)와 한 개의 저장 커패시터(stotage capacitor)로 이루어졌고, 그 구조는 엑세스 트랜지스터(access transistor)의 게이트가 하나의 워드라인(Word line)에 연결되어 있고, 엑세스 트랜지스터(access transistor)의 액티브(Active) 영역의 한편으로 비트라인에 연결 되고, 다른 한편의 액티브 영역으로는 저장 캐패시티로 연결되는 구조를 이른다.

이하 첨부된 도면을 참고하여 메모리 셀 및 그 제조 방법을 설명하면 다음과 같다.

도1은 반도체 메모리 셀의 평면도를 나타낸 것이다. 여기서 도면의 10은 액티브영역을 나타내고, 11은 워드라인을 나타내고, 12는 비트라인을 나타내고, 13은 스토리지 노드 콘택을 나타낸다.

도2a 내지 도2e는 도1의 A-B라인을 절단한 단면을 종래의 기술에 따라 반도체 메모리 셀의 제조 공정을 보여주는 도면이다.

먼저 도2a에 도시된 바와 같이, 소저의 공정이 완료된 반도체 기판(15)에 소자분리막(5) 및 액티브영역(10)을 형성한다.

이어 도2b에 도시된 바와 같이, 액티브영역(10)을 형성한 기판에 제1 층간절연막(16)을 증착하고 선택적으로 식각한 다음, 식각된 패턴에 하부 스토리지 노드 콘택 플러그(17)를 형성하고 기판 전면에 제2 층간절연막(18)을 형성한다.

이어서 도2c에 도시되 바와 같이, 제2 층간절연막(18) 상에 비트라인 패턴을 형성한다. 도면에서 19는 비트라인 절연층, 20은 비트라인 전도막, 21은 비트라인 스페이서를 나타낸다.

이어서, 도2d에 도시된 바와 같이, 제3 층간절연막(22)을 기판 전면에 증착하고, 상부 스토리지 노드 콘택 플러그가 형성될 홀을 식각한다.

이어서, 도2e에 도시된 바와 같이, 형성된 홀에 폴리실리콘으로 스토리지 노드 콘택 플러그(25)를 형성한다. 이후 제3 층간절연막(22)상에 질화막(23) 및 제4 층간절연막(24)를 차례로 증착하고 스토리지 노드 콘택 플러그(25)상에 선택적으로 식각한다. 이후 식각된 패턴에 하부전극, 유전체, 상부전극이 형성되어 커패시터를 이룬다.

이상에서 살펴본 종래의 기술에 의해 반도체 메모리 셀을 제조하게 되면, 고집적화가 되면 될수록 스토리지 노드 콘택플러그와 비트라인간의 마진(Margin) 감소로 인해 문제점이 발생한다. 즉, 비트라인간 스페이스(Space)는 좁고, 비트라인 높이는 높기 때문에(도면의 A부분), 비트라인 형성후 절연막 증착시 갭필(Gapfill) 문제로 보이드(Void) 발생의 우려가 있으며, 스토리지 노드 콘택 플러그와 비트라인간 브릿지(Bridge) 발생을 유발함으로서 셀 수율 감소에 영향을 줄수 있다.

또한, 스토리지 노드 콘택 플러그와 비트라인간 마진을 확보하기 위하여 비트라인간 CD(Critical Demension)을 작게 할 경우 비트라인 패턴의 붕괴(Collapse)가 발생되며, 질화막(23)을 스토리지 노드 콘택 플러그를 형성한 후 증착할 경우 스토리지 노드 식각시 오픈되지 않는 불량이 발생하는 문제점이 있다.

본 발명은 반도체 메모리 셀의 제조시, 비트라인의 CD 및 높이를 감소하여, 비트라인과 스토리지 노드 콘택간의 마진을 확보함으로서 비트라인과 스토리지 노드 콘택간의 브릿지를 방지하고, 절연막 증착시 보이드를 억제하고 비트라인의 붕괴가 발생하지 않는 반도체 소자 및 제조 방법을 제공함을 그 목적으로 한다.

도1은 반도체 메모리 셀의 평면도.

도2a 내지 도2e는 종래의 기술에 따라 반도체 메모리 셀의 제조 공정을 보여주는 단면도.

도3a 내지 도3f는 본 발명의 바람직한 실시예에 따른 반도체 메모리 셀의 제조 공정 단면도.

* 도면의 주요부분에 대한 부호의 설명

33 : 제1 층간절연막35 : 제2 층간절연막

37 : 비트라인38 : 제1 질화막

39 : 제3 층간절여막40 : 제2 질화막

41 : 제4 층간절연막

상기의 목적을 달성하기 위하여 본 발명의 반도체 소자 제조 방법은 반도체 기판상에 제1 절연막을 형성하는 단계; 상기 제1 절연막을 선택적으로 패터닝하여 절연막패턴을 형성하는 단계; 상기 절연막패턴의 측벽에 비트라인을 형성하는 단계; 상기 비트라인을 포함한 전면에 제2 절연막을 형성하는 단계; 상기 제2 절연막 및 상기 절연막패턴을 선택적으로 식각하여 상기 반도체기판을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀을 통해 상기 반도체기판에 연결되는 플러그를 형성하는 단계; 및 상기 플러그상에 스토리지노드를 형성하는 단계를 포함하여 이루어진다.

또한, 상기의 목적을 달성하기 위하여 본 발명의 반도체 소자는 기판; 상기 기판 상에 형성된 제1 절연막; 상기 제1 절연막을 관통하여 상기 기판과 연결된 도전성 플러그; 상기 제1 절연막 상에 제2 절연막 패턴; 및 상기 제2 절연막 측면에 형성된 비트라인를 포함하여 이루어진다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시 할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도3a 내지 도3f는 도1의 A-B라인을 절단한 단면을 따라, 본 발명의 바람직한 실시예에 따른 메모리 셀의 제조 공정을 보여주는 단면도이다.

먼저 도3a을 참조하여 살펴보면, 소정의 공정이 완료된 기판(30)에 소자분리(31), 게이트 패턴(도시 안됨) 및 액티브영역(32)을 형성한다.

이어 도3b에 도시된 바와 같이, 액티브영역(32)을 형성한 기판(30)에 제1 층간절연막(33)을 증착하고 선택적으로 식각한 다음, 식각된 패턴에 하부 스토리지 노드 콘택 플러그(34)를 형성하고 기판 전면에 제2 층간절연막(35)을 형성한다.

계속해서, 도3c에 도시된 바와 같이, 스토리지 노드 콘택 플러그(34) 상에 교대로 잔류하도록 제2 층간절연막(35)을 선택적으로 식각한다. 이는 잔류된 제2 층간절연막(35)의 측벽에 비트라인을 형성하기 위함이다.

이어 도3d에 도시된 바와 같이, 금속물질을 증착하고 에치백(Etch Back) 하여 잔류된 제2 층간절연막 측벽에 비트라인(37)을 형성하도록 한다. 이어서 제2 층간절연막(35) 및 비트라인(37)의 패턴을 따라 제1 질화막(38)을 형성한다.

이어서 도3e에 도시된 바와 같이, 제1 질화막(38) 상에 제3 층간절연막(39),제2 질화막(40), 제4 층간절연막(41)을 형성하고, 스토리지 노드 콘택 플러그를 위하여 선택적으로 식각한여 홀을 형성한다.

이어서, 도3f에 도시된 바와 같이, 폴리실리콘으로 스토리지 노드 콘택 플러그(43)를 형성한다. 이어서 제5 층간절연막(42)을 증착하고, 선택적으로 식각한다. 계속해서 하부전극, 유전체 및 상부전극으로 이어지는 커패시터를 형성하여 메모리 셀을 완성한다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

본 발명은 비트라인의 CD를 감소하여 스토리지 노드 콘택 플러그와 비트 라인간 마진을 확보하여 스토리지 노드 콘택 플러그와 비트라인간 브릿지 발생을 감소시키고, 비트라인 형성후 절연막 증착시 보이드 형성을 억제하며, CD 콘트롤이 용이하며, 비트 라인 패턴의 붕괴가 발생하지 않고, 또한 질화막을 스토리지 노드 콘택 전에 형성하게 되어 발생하는, 스토리지 노드 형성시 스토리지 노드 콘택 플러그가 오픈되지 않는 불량을 개선할 수 있다.

Claims (3)

1. 반도체 기판상에 제1 절연막을 형성하는 단계;

   상기 제1 절연막을 선택적으로 패터닝하여 절연막패턴을 형성하는 단계;

   상기 절연막패턴의 측벽에 비트라인을 형성하는 단계;

   상기 비트라인을 포함한 전면에 제2 절연막을 형성하는 단계;

   상기 제2 절연막 및 상기 절연막패턴을 선택적으로 식각하여 상기 반도체기판을 노출시키는 콘택홀을 형성하는 단계;

   상기 콘택홀을 통해 상기 반도체기판에 연결되는 플러그를 형성하는 단계; 및

   상기 플러그상에 스토리지노드를 형성하는 단계

   를 포함하는 반도체 소자의 제조 방법.
2. 제 1 항에 있어서,

   상기 비트라인을 형성하는 단계는,

   상기 절연막패턴을 덮도록 상기 기판에 메탈을 증착하고, 에치백을 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
3. 기판;

   상기 기판 상에 형성된 제1 절연막;

   상기 제1 절연막을 관통하여 상기 기판과 연결된 도전성 플러그;

   상기 제1 절연막 상에 제2 절연막 패턴; 및

   상기 제2 절연막 측면에 형성된 비트라인

   를 포함하는 반도체 소자.