KR20050094118A - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 비트라인을 게이트 전극의 상부에 형성하지 않고 소자분리막 내에 형성함으로써 디램의 전체적인 높이를 낮추며 공정을 단순화하여 공정수율 및 소자의 신뢰성을 향상시킬 수 있다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 특히 비트라인을 게이트 전극의 상부에 형성하지 않고 소자분리막 내에 형성함으로써 디램의 전체적인 높이를 낮추며 공정을 단순화하여 공정수율 및 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 제조 방법에 관한 것이다.
기존의 디램(DRAM) 비트라인의 형성방법은, 소자분리막과 게이트 전극을 형성하고 난 후에, 게이트 전극의 상부에 비트라인을 형성하였다.
이러한 방식으로 비트라인을 형성하면, 대략 4000 Å 이상의 높이가 비트라인 형성을 위하여 필요하게 되어 디램의 전체적인 높이가 높아지게 되는 문제점이 발생하게 된다.
또한, 활성영역(active)과 비트라인 및 캐패시터 간에 거리가 많이 떨어져 있어서, 비트라인 콘택과 캐패시터 스토리지 노드 콘택이 직접 활성영역에 접촉하지 못하고, 랜딩 플러그(landing plug)를 통해서 접촉하여야 하므로, 랜딩 플러그를 형성하는 공정이 추가되어야 한다는 문제점과 게이트 전극과 랜딩 플러그 간의 쇼트(short)가 발생한다는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 비트라인을 게이트 전극의 상부에 형성하지 않고 소자분리막 내에 형성함으로써 디램의 전체적인 높이를 낮추며 공정을 단순화하여 공정수율 및 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 제조 방법을 제공함에 있다.
본 발명은 상기와 같은 목적을 달성하기 위한 것으로서, 본 발명에 따른 반도체 소자의 제조 방법은 (a) 반도체 기판에 소자분리막에 의해 정의되며 상부에 질화막 패턴을 구비한 활성영역을 형성하는 단계와, (b) 상기 소자분리막 내에 트렌치를 형성하고 상기 구조의 전면에 스페이서용 절연막을 증착하는 단계와, (c) 상기 활성영역보다 소정 깊이 리세스되는 비트라인 패턴을 상기 트렌치 내에 형성하는 단계와, (d) 상기 구조의 전면에 산화막을 증착하고 상기 소자분리막이 노출되도록 평탄화하는 단계와, (e) 상기 반도체 기판 상부에 게이트 전극을 형성하는 단계와, (f) 상기 구조의 전면에 층간절연막을 증착하는 단계와, (g) 비트라인 콘택 마스크를 이용한 사진식각 공정으로 상기 층간절연막 및 비트라인 패턴 상부의 산화막을 식각하여 상기 비트라인 패턴 및 활성영역을 노출시키는 비트라인 콘택홀을 형성하는 단계 및 (h)상기 비트라인 콘택홀을 매립하는 비트라인 콘택 플러그를 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명에 따른 반도체 소자의 제조 방법에 관하여 첨부도면을 참조하여 상세히 설명하면 다음과 같다.
도 1a 내지 도 1g는 본 발명에 따른 반도체 소자의 제조 공정의 단면도이다.
도 1a를 참조하면, 반도체 기판(10) 상에 질화막(도시안됨)을 증착한다. 다음에는, 소자분리 마스크(도시안됨)를 이용한 사진식각 공정으로 소자분리 영역으로 예정된 부분의 상기 질화막과 소정 깊이의 반도체 기판(10)을 식각하여 소자 분리용 트렌치(12)를 형성한다.
도 1b를 참조하면, 전체 표면 상부에 상기 소자 분리용 트렌치를 매립하는 소자분리용 산화막(미도시)을 형성하고 질화막 패턴(14)이 노출될 때까지 평탄화식각하여 소자분리막(18)을 형성한다. 여기서, 상부에 질화막 패턴(14)이 구비되며 소자분리막(18)에 의해 정의된 활성영역(16)이 형성된다.
도 1c를 참조하면, 비트라인 마스크를 이용한 사진식각 공정으로 소자분리막(18)내에 트렌치(20)를 형성하고 상기 구조의 전면에 스페이서용 절연막(22)을 증착한다. 여기서, 스페이서용 절연막(22)은 산화막과 질화막중 선택된 어느 하나인 것이 바람직하다.
도 1d를 참조하면, 상기 구조의 전면에 트렌치(20)를 매립하는 비트라인 물질(도시안됨)을 증착한 후 엣치 백(etch back)하여 활성영역(16)보다 소정 깊이 리세스(recess)되는 비트라인 패턴(24)을 형성한다.
도 1e를 참조하면, 상기 구조의 전면에 산화막(도시안됨)을 증착하고 활성영역(16)이 노출되도록 평탄화한다. 여기서, 상기 평탄화 공정으로 질화막 패턴 (14)도 제거되고, 비트라인 패턴(24) 상부에 산화막 패턴(26)이 형성되어 비트라인은 전기적으로 외부와 단절되게 된다.
도 1f 내지 도 1j는 본 발명에 따른 반도체 소자의 제조 공정의 사시도로서, 상기 공정에서 형성된 비트라인 패턴의 전기적 연결 등에 관한 공정을 도시한 것이다.
도 1f를 참조하면, 상기 구조의 전면에 산화막(도시안됨)과 게이트용 도전층(도시안됨)을 증착한다.
그다음, 게이트 마스크(도시안됨)를 이용한 사진식각 공정으로 상기 게이트용 도전층 및 산화막을 패터닝하여 게이트 전극(28)을 형성한다.
도 1g를 참조하면, 상기 구조의 전면에 층간절연막(30)을 증착한다. 다음에는, 비트라인 콘택 마스크(도시안됨)를 이용한 사진식각 공정으로 층간절연막(30) 및 비트라인 패턴(24) 상부의 산화막(26)을 선택적으로 식각하여 비트라인 패턴(24) 및 활성영역(16)상의 비트라인 콘택 플러그 영역으로 예정된 부분을 노출시키는 비트라인 콘택홀(32)을 형성한다.
도 1h를 참조하면, 상기 구조의 전면에 비트라인 콘택홀(32)을 매립하는 폴리 실리콘 등의 콘택 플러그 물질(도시안됨)을 증착한 후 게이트 전극(28)이 노출되도록 평탄화하여 비트라인 콘택 플러그(34)를 형성한다.
도 1i를 참조하면, 상기 구조의 전면에 질화막(도시안됨)을 증착한다. 다음에는, 스토리지 노드 콘택(storage node contact) 마스크(도시안됨)을 이용한 사진식각 공정으로 상기 질화막과 층간절연막(30)을 식각하여 활성영역(16)을 노출시키는 스토리지 노드 콘택홀(36)을 구비한 질화막 패턴(38)을 형성한다.
도 1j를 참조하면, 상기 구조의 전면에 폴리 실리콘 등의 스토리지 노드 콘택 물질(도시안됨)을 증착하고 평탄화하여 질화막 패턴(38)을 노출시켜 스토리지 노드 콘택 플러그(40)를 형성한다.
본 발명에서는 비트라인을 소자분리막 영역에 트렌치 형태로 형성함으로써, 디램의 전체적인 높이를 낮출 수 있다.
또한, 비트라인이 게이트 전극 보다 아래에 형성되므로 활성영역과 비트라인간의 간격이 매우 협소하여 랜딩 플러그 없이 비트라인 콘택 플러그를 통해 직접 전기적으로 연결할 수 있으므로, 종래의 랜딩 플러그 형성 공정을 요구하지 않아 공정이 단순해 지는 잇점도 있다.
같은 이유로, 종래의 랜딩 플러그와 게이트 전극과의 쇼트(short)문제를 줄일 수 있게 된다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 소자의 제조 방법은 비트라인을 게이트 전극의 상부에 형성하지 않고 소자분리막 내에 형성함으로써 디램의 전체적인 높이를 낮추며 공정을 단순화하여 공정수율 및 소자의 신뢰성을 향상시킬 수 있는 효과가 있다.
도 1a 내지 도 1e는 본 발명에 따른 반도체 소자의 제조 공정의 단면도.
도 1f 내지 도 1j는 본 발명에 따른 반도체 소자의 제조 공정의 사시도.
< 도면의 주요한 부분에 대한 부호의 설명 >
10 : 반도체 기판 12 : 소자분리영역
14, 38 : 질화막 패턴 16 : 활성영역
18 : 소자분리막 20 : 트렌치
22 : 스페이서용 절연막 24 : 비트라인 패턴
26 : 산화막 패턴 28 : 게이트 전극
30 : 층간절연막 32, 36 : 콘택홀
34, 40 : 콘택 플러그
Claims (5)
- (a) 반도체 기판에 소자분리막에 의해 정의되며 상부에 질화막 패턴을 구비한 활성영역을 형성하는 단계;(b) 상기 소자분리막 내에 트렌치를 형성하고 상기 구조의 전면에 스페이서용 절연막을 증착하는 단계;(c) 상기 활성영역보다 소정 깊이 리세스되는 비트라인 패턴을 상기 트렌치 내에 형성하는 단계;(d) 상기 구조의 전면에 산화막을 증착하고 상기 소자분리막이 노출되도록 평탄화하는 단계;(e) 상기 반도체 기판 상부에 게이트 전극을 형성하는 단계;(f) 상기 구조의 전면에 층간절연막을 증착하는 단계;(g) 비트라인 콘택 마스크를 이용한 사진식각 공정으로 상기 층간절연막 및 비트라인 패턴 상부의 산화막을 식각하여 상기 비트라인 패턴 및 활성영역을 노출시키는 비트라인 콘택홀을 형성하는 단계; 및(h)상기 비트라인 콘택홀을 매립하는 비트라인 콘택 플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1항에 있어서,상기 (h) 단계를 수행한 후상기 구조의 전면에 질화막을 증착하는 단계;스토지리 노드 콘택 마스크를 이용한 사진식각 공정으로 상기 질화막과 층간절연막을 식각하여 활성영역을 노출시키는 스토리지 노드 콘택홀을 형성하는 단계; 및상기 스토리지 노드 콘택홀을 매립하는 스토리지 노드 콘택 플러그를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1항에 있어서,상기 스페이서용 절연막은 질화막과 산화막중 선택된 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1항에 있어서,상기 (a) 단계는상기 반도체 기판 상부에 질화막을 형성하는 단계;소자분리 영역으로 예정된 부분의 상기 질화막 및 소정 두께의 반도체 기판을 식각하여 소자 분리용 트렌치를 형성하는 단계;전체 표면 상부에 상기 소자 분리용 트렌치를 매립하는 소자분리용 산화막을 형성하는 단계; 및상기 소자분리용 산화막을 평탄화식각하여 상기 질화막을 노출시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1항에 있어서,상기 (c) 단계는 전체 표면 상부에 비트라인용 도전층을 형성하는 단계;상기 비트라인용 도전층을 엣치-백하여 상기 활성영역보다 소정 깊이 리세스시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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| KR1020040019250A KR20050094118A (ko) | 2004-03-22 | 2004-03-22 | 반도체 소자의 제조 방법 |
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Cited By (2)
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| KR100685593B1 (ko) * | 2005-02-15 | 2007-02-22 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| US7951661B2 (en) | 2007-10-17 | 2011-05-31 | Hynix Semiconductor Inc. | Semiconductor device and method of fabricating the same |
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2004
- 2004-03-22 KR KR1020040019250A patent/KR20050094118A/ko not_active Application Discontinuation
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|---|---|---|---|---|
| KR100685593B1 (ko) * | 2005-02-15 | 2007-02-22 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
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