KR20010083349A - 광범위하게 평탄화된 반도체 소자의 제조방법 - Google Patents

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    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step

Abstract

캐패시터 상부전극의 손상없이 고단차 영역과 저단차 영역 사이에 광범위한 평탄화를 이루어 소자의 특성을 향상시키고 공정마진을 증가시킬 수 있는 반도체 소자의 제조방법을 개시한다. 먼저, 캐패시터가 형성된 고단차 영역과 그에 인접된 저단차 영역의 전면에 층간절연막과 식각 종료층을 차례로 형성하되, 저단차 영역에서의 식각 종료층의 상단이 적어도 캐패시터의 상단의 높이 이상이 되도록 형성한다. 식각 종료층 위에 절연막을 형성하고, 저단차 영역 상의 식각 종료층이 노출될 때까지 화학-기계적 식각을 수행한다. 그리고, 잔류하는 식각 종료층을 제거한다.

Description

광범위하게 평탄화된 반도체 소자의 제조방법{Method for fabricating globally planarized semiconductor device}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 반도체기판 상의 고단차 영역 및 저단차 영역 사이에 광범위한 평탄화를 이룬 반도체 소자의 제조방법에 관한 것이다.
현재 디램(DRAM)의 제조공정에서는, 한정된 면적 내에 높은 충전용량을 갖는 캐패시터를 보다 많이 형성시키기 위해 일반적으로 실린더형 캐패시터 구조를 채택하고 있다. 실린더형 캐패시터는 한정된 면적에 고 용량의 캐패시터를 보다 많이집적시킬 수 있는 장점이 있는 반면,실린더형 캐패시터 형성 공정이 완료된 후 캐패시터가 형성되는 영역과 형성되지 않는 영역 사이에 높은 단차를 유발함으로써 후속 공정을 어렵게 만드는 단점이 있다.
특히, 디램 셀과 로직(logic) 셀을 동일한 칩 내에서 동시에 제조하는 디램 복합 반도체(Merged DRAM in Logic; MDL)의 경우에는, 실린더형 캐패시터가 형성되는 디램 셀 영역과 실린더형 캐패시터가 형성되지 않는 로직 셀 영역 사이에 광범위한 단차(global topology)가 발생하는데, 도면을 통해 간략히 설명한다.
도 1은 종래의 방법으로 제조된 디램 복합 반도체(MDL) 소자를 도시한 단면도로서, 디램 셀 영역(A)과 로직 셀 영역(B)이 도시되어 있다.
도면에서 참조번호 "2"는 반도체기판을, "4"는 반도체기판을 활성영역과 비활성영역으로 분리하기 위한 필드산화막을, "6"은 게이트절연막을, "8a"와 "8b"는 각각 디램 셀 트랜지스터의 게이트전극과 로직 셀 트랜지스터의 게이트전극을, "10a" 및 "10b"는 상기 디램 셀 트랜지스터 및 로직 셀 트랜지스터의 게이트전극의 측면에 형성된 스페이서를, "12", "18" 및 "30"은 제1 내지 제3 층간절연막을, "14" 및 "20"은 스페이서를, "16"은 패드전극을, "22"는 반도체기판의 소오스와 접속된 스토리지 노드 콘택을, "24"는 상기 스토리지 노드 콘택에 의해 반도체기판과 접속된 실린더형 스토리지 전극을, "26"은 캐패시터의 유전체막을, 그리고 "28"은 플레이트 전극을 각각 나타낸다.
상기한 구조의 실린더형 캐패시터를 형성한 상태에서, 상기 캐패시터와 상부 배선층 사이의 절연을 위하여 전면에 제3 층간절연막(30)을 증착한 다음, 화학적기계적 연마(Chemical Mechanical Polishing; CMP)를 통해 제3 층간절연막(30)을 평탄화한다. 그러나, CMP 공정의 특성상 지엽적인 단차(local topology)는 완전 평탄화가 가능하지만 광범위한 단차는 완전 평탄화가 불가능하다. 따라서, 제3 층간절연막(30)의 평탄화가 완료된 후에도 도시된 바와 같이, 디램 셀 영역과 로직 셀 영역 사이에는 일정한 높이의 단차가 남게 된다.
이와 같이, 층간절연막의 평탄화가 완료된 후에도 광범위한 단차가 존재할 경우 다음과 같은 여러 가지 문제점이 발생한다.
첫째, 현재의 반도체 소자 제조공정상 층간절연막(도 1의 30) 평탄화 공정 후에는 콘택홀 형성공정, 텅스텐막 증착공정, 플라즈마를 사용한 전면식각에 의해 콘택홀 이외의 영역에 존재하는 텅스텐막을 제거하여 텅스텐 플러그를 형성하는 공정 등이 진행되는데, 플라즈마를 사용하는 전면식각 과정에서 경사진 영역에 존재하는 텅스텐막은 잘 제거되지 않기 때문에, 이후의 금속배선 형성공정에서 누설전류 등의 문제를 유발한다.
둘째, 반도체 소자의 집적도가 높아질수록 콘택홀 이외의 영역에 존재하는 텅스텐막을 제거하는 공정으로써 플라즈마를 사용하는 전면식각 공정 대신 CMP 공정을 선호하게 되는데, 광범위한 단차가 존재할 경우 CMP 공정을 채용하는 것이 근본적으로 불가능해진다.
셋째, 디램 셀 영역과 로직 셀 영역 사이에 존재하는 광범위한 단차는 금속배선에 대한 감광막의 패터닝 공정에서 초점심도(Depth Of Focus; DOF)에 대한 공정마진(process margin)을 감소시킨다. 따라서, 감광막 패터닝을 어렵게 만들고,그 결과 고집적도의 금속배선층을 만드는 데 있어 문제를 야기시킨다.
도 2 내지 도 4는 상기한 문제점을 해소하기 위한 종래의 일 방법을 설명하기 위한 단면도들로서, 도 1과 동일한 부분에 대해서는 동일한 참조번호를 인용하기로 한다.
도 2를 참조하면, 캐패시터의 플레이트 전극(28)을 형성한 상태에서 전면에 제3 층간절연막(30)을 형성하는데, 도 1의 경우보다 증착량을 증가시켜 두껍게 형성한다. 다음, 제3 층간절연막(30) 위에, 사진공정을 이용하여 셀 어레이 영역을 노출시키는 감광막 패턴(도시되지 않음)을 형성한다. 다음, 상기 감광막 패턴을 마스크로 하여 디램 셀 영역의 제3 층간절연막(30)을 일정 두께 식각하면, 디램 셀 영역과 로직 셀 영역의 제3 층간절연막의 높이가 비슷해지고, 디램 셀 영역과 로직 셀 영역의 경계면에 이중 턱(원으로 표시됨)이 발생한다.
도 3을 참조하면, 상기 공정에서 형성된 이중 턱을 제거하기 위하여 제3 층간절연막(30)에 대해 CMP를 진행한 상태로서, 여전히 턱이 남아 있음을 알 수 있다.
도 4를 참조하면, 남아 있는 턱을 완전히 제거하기 위하여 오버(over) CMP를 진행한 상태를 도시한 것으로, 오버 CMP에 의해 캐패시터의 상부전극이 손상되어 소자에 악영향을 미치게 된다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 캐패시터 상부전극의 손상없이 셀 어레이 영역과 로직 셀 영역 사이에 광범위한 평탄화를 이루어 소자의 특성을 향상시키고 공정마진을 증가시킬 수 있는 반도체 소자의 제조방법을 제공하는 것이다.
도 1은 종래의 방법으로 제조된 디램 복합 반도체(MDL) 소자를 도시한 단면도이다.
도 2 내지 도 4는 광범위한 평탄화를 이루기 위한 종래의 일 방법을 설명하기 위한 단면도들이다.
도 5 내지 도 9는 본 발명에 의한 광범위한 평탄화를 이룬 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
상기 과제를 이루기 위하여 본 발명에 의한 평탄화된 반도체 소자의 제조방법은, 캐패시터가 형성된 고단차 영역과 그에 인접된 저단차 영역의 전면에 층간절연막과 식각 종료층을 차례로 형성하되, 저단차 영역에서의 식각 종료층의 상단이 적어도 캐패시터의 상단의 높이 이상이 되도록 형성하는 단계와, 식각 종료층 위에 절연막을 형성하는 단계와, 저단차 영역 상의 식각 종료층이 노출될 때까지 화학-기계적 식각을 수행하는 단계, 및 잔류하는 식각 종료층을 제거하는 단계를 포함한다.
본 발명에 있어서, 상기 식각 종료층은, 상기 절연막 및 식각 종료층을 식각하여 평탄화하기 위한 식각 공정에 대해 상기 절연막 및 층간절연막 보다 식각율이 낮은 물질로 형성하는 것이 바람직하다. 더욱 바람직하게는, 상기 층간절연막 및 절연막은 산화막으로 형성하고, 상기 식각 종료층은 실리콘질화막 또는 실리콘 산화질화막으로 형성한다.
이하, 첨부된 도면을 참조하여 실시예를 들어 본 발명을 상세히 설명하기로 한다.
본 발명은 디램 셀 어레이 영역과 같은 고단차 영역과 주변회로 영역, 태그(TEG) 지역 또는 로직 셀 영역과 같은 저단차 영역 사이에 광범위한 평탄화를 이루는 방법을 제시하기 위한 것으로, 디램 셀과 로직을 셀을 동일한 칩 내에서 동시에 제조하는 디램 복합 반도체(MDL)를 예를 들어 설명한다.
도 5 내지 도 9는 본 발명에 의한 광범위한 평탄화를 이룬 반도체 소자의 제조방법의 일 실시예를 설명하기 위한 단면도들로서, 도면 참조부호 "C"는 디램 셀 영역을, "D"는 로직 셀 영역을 각각 나타낸다.
도 5를 참조하면, 반도체기판(32)에 활성영역과 비활성영역을 구분하기 위한 필드산화막(34)을 형성한 다음, 디램 셀 영역(C) 및 로직 셀 영역(D)의 상기 반도체기판(32)에 각각 게이트절연막(36), 게이트전극(38a, 38b) 및 소오스/드레인(도시되지 않음)으로 이루어진 트랜지스터를 형성한다. 상기 게이트전극(38a, 38b)의 측면에 절연막으로 이루어진 스페이서(40a, 40b)를 형성한 다음, 상기 트랜지스터들을 상부 도전층과 절연시키기 위하여 제1 층간절연막(42)을 형성한다.
다음, 사진식각 공정으로 상기 제1 층간절연막에 디램 셀 영역(C)의 드레인(도시되지 않음)을 노출시키는 콘택홀을 형성하고, 이 콘택홀의 측벽에 스페이서(44)를 형성한다. 이어서, 결과물 상에 도전막, 예를 들어 도핑된 폴리실리콘막을 증착한 다음 패터닝하여 상기 디램 셀 영역의 반도체기판과 접속된 패드전극(46)을 형성한다.
다음에, 패드전극(46)이 형성된 결과물을 덮는 제2 층간절연막(48)을 형성한 다음, 사진식각 공정을 이용하여 디램 셀 영역의 스토리지 노드 콘택이 형성될 영역을 한정한 다음, 제2 및 제1 층간절연막을 차례로 이방성 식각하여 디램 셀 영역의 반도체기판을 노출시키는 콘택홀을 형성한다. 이어서, 결과물의 전면에 소정의 절연막을 증착한 다음 에치백하여 상기 콘택홀의 측벽에 스페이서(50)를 형성한다.
스페이서(50)가 형성된 결과물 상에, 예를 들어 불순물이 도핑된 폴리실리콘막을 증착한 후 에치백하여 스토리지 노드 콘택(52)을 형성하고, 통상의 방법으로 상기 스토리지 노드 콘택과 접속된 실린더 모양의 스토리지 전극(54)을 형성한 다음, 상기 스토리지 전극을 덮는 유전체막(56)을 형성한다. 다음, 상기 유전체막(56) 위에 도전물질, 예를 들어 도우프된 폴리실리콘, 백금(Pt) 또는 루테늄(Ru)과 같은 귀금속 또는 그 전도성 산화물, 또는 텅스텐 실리사이드와 같은 실리사이드를 증착한 다음 패터닝하여 플레이트 전극(58)을 형성한다.
도 6을 참조하면, 실린더 모양의 캐패시터가 형성된 결과물 상에 절연막을 증착하여 캐패시터와 상부 배선층을 절연시키기 위한 제3 층간절연막(60)을 형성한다.
상기 제3 층간절연막(60)은, 예를 들어 보론-인을 함유한 산화막(Boro-Phosphorus Silica Glass; BPSG), 인을 함유한 산화막(Phosphorus Silica Glass; PSG), 플라즈마를 이용한 산화막(Plasma Enhanced Tetraethylorthosilicate; PETEOS), 도우프되지 않은 산화막(Undoped Silica Glass; USG), 스핀 온 글래스(Spin On Glass; SOG), 흐름성 있는 산화막(Flowable Oxide; FOX) 등의 산화막으로 형성할 수 있으며, 화학기상증착(CVD), 고밀도 플라즈마(High Density Plasma)를 이용한 증착 등의 방법으로 형성하거나, 증착후 열처리 공정에 의해 리플로우(reflow)시킬 수도 있다.
다음에, 제3 층간절연막(60) 위에, 예를 들어 실리콘질화막(SiN) 또는 실리콘산화질화막(SiON)을 증착하여 후속 CMP 공정의 식각 종료층(62)을 형성한다.
이 때, 로직 셀 영역(D)에 형성되는 식각 종료층(62)의 상단이 디램 셀 영역(C)에 형성되어 있는 캐패시터의 플레이트 전극(58)의 상단보다 높게 되도록 제3 층간절연막(60) 및 식각 종료층(62)의 두께를 조절한다.
다음, 상기 식각 종료층(62) 위에, 산화막과 같이 상기 식각 종료층(62)에 대해 식각 선택비를 갖는 물질을 증착하여 절연막(64)을 형성한다.
도 7을 참조하면, 상기 절연막(64)에 대해 CMP를 실시하면, 저단차 부위인 로직 셀 영역(D)에 비해 고단차 부위인 디램 셀 영역(C)의 CMP가 빠르게 진행되어 도시된 바와 같이 디램 셀 영역(C)의 식각 종료층(62)이 먼저 노출된다.
도 8을 참조하면, CMP가 계속 진행되면서 디램 셀 영역(C)의 식각 종료층이 제거되고 제3 층간절연막(60)의 일부가 제거되며, 로직 셀 영역(D)에는 식각 종료층(62)의 일부가 잔류하여 대부분의 평탄화가 이루어진 상태를 나타낸다.
도 9를 참조하면, 인산(H3PO4) 용액을 사용하여 로직 셀 영역(D)에 잔류하는 식각 종료층(도 8의 62)을 제거하면, 도시된 바와 같이 광범위하게 평탄화된 반도체 소자를 형성할 수 있다.
본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.
본 발명에 의한 광범위한 평탄화를 이룬 반도체 소자의 제조방법에 의하면, 종래의 고단차 영역의 층간절연막을 제거하기 위한 사진식각 공정, 이중 턱을 제거하기 위한 CMP 공정을 추가로 실시하지 않고도 고단차 영역과 저단차 영역 사이에 광범위한 평탄화를 이룰 수 있다. 또한, 과도 CMP에 의한 캐패시터 상부전극의 손상을 방지하여 소자의 제조수율을 향상시킬 수 있으며, 광범위한 평탄화를 이룸으로 인해 후속 사진 및 식각 공정의 마진을 증가시킬 수 있다.

Claims (3)

  1. 캐패시터가 형성된 고단차 영역과 그에 인접된 저단차 영역의 전면에 층간절연막과 식각 종료층을 차례로 형성하되, 상기 저단차 영역에서의 상기 식각 종료층의 상단이 적어도 상기 캐패시터의 상단의 높이 이상이 되도록 형성하는 단계;
    상기 식각 종료층 위에 절연막을 형성하는 단계;
    상기 저단차 영역 상의 식각 종료층이 노출될 때까지 화학-기계적 식각을 수행하는 단계; 및
    잔류하는 상기 식각 종료층을 제거하는 단계를 포함하는 것을 특징으로 하는 평탄화된 반도체 소자의 제조방법.
  2. 제1항에 있어서, 상기 식각 종료층은,
    상기 절연막 및 식각 종료층을 식각하여 평탄화하기 위한 식각 공정에 대해 상기 절연막 및 층간절연막 보다 식각율이 낮은 물질로 형성하는 것을 특징으로 하는 평탄화된 반도체 소자의 제조방법.
  3. 제2항에 있어서, 상기 층간절연막 및 절연막은 산화막으로 형성하고,
    상기 식각 종료층은 실리콘질화막 또는 실리콘산화질화막으로 형성하는 것을 특징으로 하는 평탄화된 반도체 소자의 제조방법.
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