KR100448719B1 - 다마신공정을 이용한 반도체 장치 및 그의 제조방법 - Google Patents

다마신공정을 이용한 반도체 장치 및 그의 제조방법 Download PDF

Info

Publication number
KR100448719B1
KR100448719B1 KR10-2002-0063979A KR20020063979A KR100448719B1 KR 100448719 B1 KR100448719 B1 KR 100448719B1 KR 20020063979 A KR20020063979 A KR 20020063979A KR 100448719 B1 KR100448719 B1 KR 100448719B1
Authority
KR
South Korea
Prior art keywords
contact
bit line
storage node
insulating layer
forming
Prior art date
Application number
KR10-2002-0063979A
Other languages
English (en)
Other versions
KR20040035213A (ko
Inventor
정문모
이창헌
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR10-2002-0063979A priority Critical patent/KR100448719B1/ko
Priority to US10/678,530 priority patent/US7217618B2/en
Priority to JP2003352753A priority patent/JP4694120B2/ja
Priority to CNB2003101013937A priority patent/CN1240121C/zh
Publication of KR20040035213A publication Critical patent/KR20040035213A/ko
Application granted granted Critical
Publication of KR100448719B1 publication Critical patent/KR100448719B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 공정마진을 향상시키고, 공정을 단순화할 수 있는 다마신 공정을 이용한 반도체 장치 및 그의 제조방법에 관한 것이다.
본 발명의 반도체 장치의 제조방법은 제1콘택패드와 제2콘택패드를 구비한 반도체 기판을 제공하는 단계와; 기판전면에 제1절연막을 형성하는 단계와; 상기 제1절연막을 식각하여 상기 제1콘택패드와 제2콘택패드를 각각 노출시키고, 그의 상면이 단차없이 동일레벨을 갖는 콘택과 홈형태의 비트라인패턴을 형성하는 단계와; 상기 콘택과 상기 비트라인패턴에 각각 콘택플러그와 비트라인을 동시에 형성하는 단계와; 상기 제1콘택패드에 연결되는 캐패시터의 하부전극을 형성하는 단계를 포함한다.

Description

다마신공정을 이용한 반도체 장치 및 그의 제조방법{Semiconductor device and method for fabricating the same using damascene process}
본 발명은 반도체 장치에 관한 것으로서, 보다 구체적으로는 공정마진을 향상시키고, 공정을 단순화한 다마신 비트라인을 구비한 반도체 장치 및 그의 제조방법에 관한 것이다.
소자의 크기가 축소됨에 따라, 소자내부의 배선이 점점 더 미세화되어 배선물질의 식각문제가 크게 대두되었고, COB(capacitor on bit line) 구조를 갖는 반도체 메모리장치에서는 스토리지 노드콘택과 비트라인간의 절연특성을 유지하면서 공정마진을 확보하는 것이 점점 더 어려워지고 있다.
도 1a 내지 도 1d는 종래의 COB 구조를 갖는 반도체 장치의 제조방법을 설명하기 위한 공정단면도를 도시한 것이다.
도 1a를 참조하면, 액티브영역(101)과 필드영역을 구비한 반도체 기판(100)의 필드영역에 STI(shallow trench isoltation) 공정을 통해 소자분리막(105)을 형성한다.
상기 반도체 기판(100)상에 게이트 절연막(111), 게이트 전극물질(112) 및 캡핑층(113)의 적층구조를 갖으며, 그의 측벽에 스페이서(115)가 형성된 게이트(110)를 형성한다. 상기 게이트(110)를 포함한 기판전면에 제1층간 절연막(120)을 형성하고, 셀프얼라인 콘택(SAC, self-aligned contact) 공정을 통하여 상기 액티브 영역(101)을 노출시키는 콘택(125)을 형성한다.
상기 콘택(125)이 채워지도록 기판전면에 폴리실리콘막과 같은 도전성 물질을 증착한 다음 화학 기계적 연마공정(CMP) 또는 에치백공정을 수행하여 스토리지노드용 콘택패드(131)와 비트라인용 콘택패드(135)를 형성한다. 이때, 상기 스토리지 노드용 콘택패드(131)와 비트라인용 콘택패드(135)는 상기 액티브영역(101)에 형성된 소정 도전형을 갖는 불순물영역(도면상에는 도시되지 않음)과 연결되어진다.
이어서, 제1층간 절연막(120)상에 제2층간 절연막(140)을 증착한 다음, 상기 콘택패드(131), (135)중 비트라인용 콘택패드(135)를 노출시키는 비트라인콘택(141)을 형성한다.
도 1b를 참조하면, 상기 비트라인콘택(141)을 포함한 기판전면에 금속막, 예를 들어 텅스텐막을 증착한 다음 화학기계적 연마 또는 에치백하여 비트라인콘택(141)에 비트라인용 콘택플러그(145)를 형성한다.
이어서, 제2층간 절연막(140)상에 배리어 금속막(161), 비트라인용 도전물질(162) 및 비트라인용 캡핑물질(163)을 순차 증착한 다음 비트라인 형성을 위한 마스크(도면상에는 도시되지 않음)를 이용하여 상기 비트라인용 캡핑물질(163), 비트라인용 도전물질(162) 및 배리어 금속막(161)을 식각하여 비트라인(160)을 형성한다.
다음, 상기 비트라인(160)을 포함한 제2층간 절연막(140)상에 비트라인용 스페이서물질을 증착한 다음 식각하여 상기 비트라인(160)의 측벽에 비트라인 스페이서(165)를 형성한다.
도 1c를 참조하면, 상기 비트라인(160)을 포함한 상기 제2층간 절연막(140)상에 제3층간 절연막(170)을 증착한 다음, 상기 제2 및 제3층간 절연막(140),(170)을 식각하여 상기 스토리지 노드용 콘택패드(131)를 노출시키는 스토리지 노드콘택(171)을 형성한다.
도 1d를 참조하면, 상기 스토리지 노드콘택(171)이 채워지도록 상기 제3층간 절연막(170)상에 콘택플러그용 도전물질, 예를 들어 폴리실리콘막을 증착한 다음 CMP 또는 에치백하여 상기 스토리지 노드콘택(171)에 스토리지 노드용 콘택플러그(175)를 형성한다.
이어서, 기판전면에 식각정지막(180)과 몰드산화막(도면상에는 도시되지 않음)을 증착한 다음, 상기 식각정지막(180)과 몰드산화막을 식각하여 상기 스토리지 노드용 콘택플러그(175)를 노출시키는 개구부를 형성한다. 상기 개구부를 포함한 몰드산화막상에 스토리지 노드용 폴리실리콘막을 증착한 다음 CMP공정을 통해 노드분리하고 몰드산화막을 제거한다. 이로써, 상기 스토리지 노드용 콘택플러그(175)와 콘택되는 캐패시터의 스토리지 노드(190)를 형성한다.
상기한 바와같은 종래의 반도체 장치의 제조방법은 금속막을 증착하고 패터닝하여 비트라인을 형성하기 때문에 공정이 복잡하고 어려운 문제점이 있었으며, 상기 스토리지 노드콘택 형성시 비트라인과의 절연특성을 유지하면서 공정마진을 확보하기가 어려운 문제점이 있었다.
본 발명의 목적은 상기한 바와같은 종래 기술의 문제점을 해결하기 위한 것으로서, 스토리지 노드콘택을 형성한 다음 비트라인패턴을 형성하여 줌으로써, 비트라인과 스토리지 노드콘택간의 절연특성을 유지하면서 공정마진을 향상시킬 수있는 반도체 장치 및 그의 제조방법을 제공하는 데 그 목적이 있다.
본 발명의 다른 목적은 다마신 비트라인과 스토리지 노드용 콘택플러그를 동시에 형성하여 공정을 단순화할 수 있는 반도체 장치 및 그의 제조방법을 제공하는 데 그 목적이 있다.
본 발명의 또 다른 목적은 스토리지노드면적을 증가시켜 캐패시턴스를 향상시킬 수 있는 반도체 장치 및 그의 제조방법을 제공하는 데 그 목적이 있다.
도 1a 내지 도 1d는 종래의 COB 구조를 갖는 반도체 장치의 제조방법을 설명하기 위한 공정단면도,
도 2a 내지 도 2i는 본 발명의 일 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 공정 단면도,
도 3은 본 발명의 다른 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도,
*도면의 주요부분에 대한 부호의 설명*
200, 300 : 반도체 기판 205, 305 : 소자분리막
210, 310 : 게이트
220, 240, 260, 320, 340, 360 : 층간절연막
231, 235, 331, 333 : 콘택패드 245, 281, 345, 381 : 콘택플러그
261, 361 : 스토리지 노드콘택 265, 365 : 비트라인패턴
285, 385 : 비트라인 295 : 스토리지노드
이와 같은 목적을 달성하기 위한 본 발명은 제1콘택패드와 제2콘택패드를 구비한 반도체 기판을 제공하는 단계와; 기판전면에 제1절연막을 형성하는 단계와; 상기 제1절연막을 식각하여 상기 제1콘택패드와 제2콘택패드를 각각 노출시키고, 그의 상면이 단차없이 동일레벨을 갖는 콘택과 홈형태의 비트라인패턴을 형성하는 단계와; 상기 콘택과 상기 비트라인패턴에 각각 콘택플러그와 비트라인을 동시에 형성하는 단계와; 상기 제1콘택패드에 연결되는 캐패시터의 하부전극을 형성하는 단계를 포함하는 반도체 장치의 제조방법을 제공하는 것을 특징으로 한다.
또한, 본 발명은 반도체 기판상에 스토리지노드용 콘택패드와 비트라인용 콘택패드를 구비한 제1절연막을 형성하는 단계와; 상기 제1절연막상에 상기 비트라인용 콘택패드를 노출시키는 비트라인콘택을 구비한 제2절연막을 형성하는 단계와; 상기 비트라인콘택에 비트라인용 콘택플러그를 형성하는 단계와; 기판전면에 제3절연막을 형성하는 단계와; 상기 제2 및 제3절연막을 식각하여, 그의 상면이 단차없이 동일레벨을 갖는 스토리지 노드콘택과 홈형태의 비트라인패턴을 형성하는 단계와; 상기 스토리지 노드콘택과 비트라인패턴에 비트라인과 콘택플러그를 동시에 형성하는 단계와; 기판전면에 제4절연막과 제5절연막을 형성하는 단계와; 상기 제4절연막과 제5절연막을 식각하여 상기 콘택플러그를 노출시키는 개구부를 형성하는 단계와; 상기 노출된 콘택플러그를 제거하여 스토리지 노드콘택을 노출시키는 단계와; 상기 노출된 스토리지 노드콘택을 포함한 개구부내에, 상기 스토리지노드용 콘택패드와 콘택되는 스토리지노드를 형성하는 단계와; 상기 제5절연막을 제거하는 단계를 구비하는 반도체 장치의 제조방법을 제공하는 것을 특징으로 한다.
또한, 본 발명은 반도체 기판상에 스토리지노드용 콘택패드와 비트라인용 콘택패드를 구비한 제1절연막을 형성하는 단계와; 상기 제1절연막상에 상기 비트라인용 콘택패드를 노출시키는 비트라인콘택을 구비한 제2절연막을 형성하는 단계와; 상기 비트라인콘택에 비트라인용 콘택플러그를 형성하는 단계와; 기판전면에 제3절연막을 형성하는 단계와; 상기 제2 및 제3절연막을 식각하여, 그의 상면이 단차없이 동일레벨을 갖는 스토리지 노드콘택과 홈형태의 비트라인패턴을 형성하는 단계와; 상기 스토리지 노드콘택과 비트라인패턴에 비트라인과 콘택플러그를 동시에 형성하는 단계와; 기판전면에 상기 콘택플러그를 노출시키는 개구부를 구비한 제4절연막을 형성하는 단계와; 상기 개구부를 통해 상기 콘택플러그와 콘택되는 금속전극을 상기 제4절연막상에 형성하는 단계를 포함하는 반도체 장치의 제조방법을 제공하는 것을 특징으로 한다.
또한, 본 발명은 비트라인용 콘택패드와 스토리지 노드용 콘택패드를 구비한 반도체 기판과; 상기 비트라인용 콘택패드를 노출시키는 홈형태의 비트라인패턴과스토리지 노드용 콘택패드를 노출시키는 스토리지 노드콘택을 구비하며, 상기 비트라인패턴과 스토리지 노드콘택의 상면이 단차없이 동일레벨을 갖는 제1절연막과; 상기 비트라인패턴내에 형성된 비트라인과; 상기 스토리지 노드콘택을 노출시키는 개구부를 구비한 제2절연막과; 상기 제2절연막보다 돌출되도록 상기 스토리지 노드콘택에 형성되고, 상기 스토리지노드용 콘택패드와 콘택되는 캐패시터의 하부전극을 구비하는 반도체 장치를 제공하는 것을 특징으로 한다.
또한, 본 발명은 비트라인용 콘택패드와 스토리지 노드용 콘택패드를 구비한 반도체 기판과; 상기 비트라인용 콘택패드를 노출시키는 홈형태의 비트라인패턴과 스토리지 노드용 콘택패드를 노출시키는 스토리지 노드콘택을 구비하고, 상기 비트라인패턴과 스토리지 노드콘택의 상면이 단차없이 동일레벨을 갖는 제1절연막과; 상기 비트라인패턴내에 형성된 비트라인과; 상기 스토리지 노드콘택에 형성된 콘택플러그와; 상기 콘택플러그를 노출시키는 개구부를 구비한 제2절연막과; 상기 개구부를 통해 상기 노출된 콘택플러그와 콘택되도록 상기 제2절연막상에 형성된 캐패시터의 하부전극을 구비하는 것을 특징으로 하는 반도체 장치를 제공하는 것을 특징으로 한다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 실시예를 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.
도 2a 내지 도 2i는 본 발명의 일 실시예에 따른 COB 구조를 갖는 반도체 장치의 제조방법을 설명하기 위한 공정단면도이다.
도 2a를 참조하면, 반도체 기판(200)은 액티브영역(201)과 필드영역으로 구분되고, 상기 반도체 기판(200)의 필드영역에 STI(shallow trench isoltation) 공정을 통해 소자분리막(205)을 형성한다.
게이트 절연막(211), 게이트 전극물질(212) 및 게이트 캡핑층(213)의 적층구조를 갖으며, 그의 측벽에 스페이서(215)가 형성된 게이트(210)를 상기 반도체 기판(200)상에 형성한다.
상기 게이트(210)를 포함한 기판전면에 제1층간 절연막(220)을 증착한 다음 CMP 공정 또는 에치백공정을 통해 평탄화시킨다. 상기 제1층간 절연막(220)을 셀프얼라인 식각하여 상기 게이트(210)사이의 액티브영역(201)을 노출시키는 셀프얼라인 콘택(225)을 형성한다.
상기 콘택(225)이 채워지도록 도전성 물질, 예를 들어 폴리실리콘막을 기판전면에 증착한 다음 CMP 또는 에치백하여 스토리지노드용 콘택패드(231)와 비트라인용 콘택패드(235)를 형성한다. 이때, 상기 스토리지노드용 콘택패드(231)와 비트라인용 콘택패드(235)는 상기 액티브영역(201)에 형성된 소정 도전형을 갖는 불순물영역(도면상에는 도시되지 않음)과 콘택(225)을 통해 연결되어진다.
이어서, 제1층간 절연막(220)상에 제2층간 절연막(240)을 증착한 다음, CMP 또는 에치백공정을 수행하여 평탄화시키고, 상기 제2층간 절연막(240)을 식각하여 상기 콘택패드(231), (235)중 비트라인용 콘택패드(231)를 노출시키는 비트라인콘택(241)을 형성한다.
다음, 상기 비트라인콘택(241)을 포함한 기판전면상에 플러그용 도전성물질, 예를 들어 텅스텐막과 같은 금속막을 증착한 다음 CMP하여 상기 비트라인콘택(241)내에 비트라인용 콘택플러그(245)를 형성한다. 이어서, 기판전면에 식각정지막(251)과 제3층간 절연막(260)을 순차 형성한다.
도 2b를 참조하면, 상기 제3층간 절연막(260), 식각정지막(251) 및 제2층간 절연막(240)을 식각하여 상기 콘택패드(231), (235)중 스토리지 노드용 콘택패드(231)를 노출시키는 스토리지 노드콘택(261)을 형성한다.
도 2c를 참조하면, 상기 스토리지 노드콘택(261)을 포함한 상기 제3층간 절연막(260)상에 감광막(270)을 형성한 다음 비트라인패턴이 형성될 부위의 제3층간 절연막(260)이 노출되도록 상기 감광막(270)을 패터닝한다.
상기 패터닝된 감광막(270)을 마스크로 하여 상기 제3층간 절연막(260)의 노출된 부분과 그 하부의 식각정지막(251)을 식각하여, 상기 비트라인용 콘택플러그(245)를 노출시키는 비트라인패턴(265)을 형성한다. 이때, 상기 비트라인패턴(265)은 후속공정에서 비트라인을 형성하기 위한 다마신패턴으로서, 홈형태의 구조를 갖는다. 상기 스토리지 노드콘택(261)과 비트라인패턴(265)은 모두 상기 제3층간 절연막(270)내에 형성되므로, 그의 상면은 단차없이 동일레벨을 갖게 된다.
도 2d를 참조하면, 상기 감광막(270)을 제거한 다음 상기 스토리지 노드콘택(261)과 상기 비트라인패턴(265)을 포함한 제3층간 절연막(260)상에 비트라인용 도전물질(280), 예를 들면 텅스텐막과 같은 금속막을 증착한다.
도 2e를 참조하면, 상기 텅스텐막(280)을 CMP 하여 상기 비트라인패턴(265)내에 상기 비트라인용 콘택플러그(245)와 콘택되는 비트라인(285)를 형성하고, 이와 동시에 상기 스토리지 노드콘택(261)에 상기 스토리지 노드용 콘택패드(231)와 콘택되는 콘택플러그(281)를 형성한다. 그러므로, 상기 스토리지노드용 콘택플러그(281)와 상기 비트라인(285)는 단차지지 않은 동일레벨의 상면을 갖는다.
도 2f를 참조하면, 기판전면에 식각정지막(253)과 스토리지 노드를 형성하기 위한 몰드산화막(290), 즉 희생산화막을 증착하고, 스토리지 노드가 형성될 부분의 상기 몰드산화막(290)과 식각정지막(253)을 식각하여 콘택플러그(281)를 노출시키는 개구부(291)를 형성한다.
도 2g를 참조하면, 상기 노출된 콘택플러그(281)를 습식식각공정을 통해 제거하여 상기 스토리지 노드콘택(261)을 노출시킨다. 그러므로, 상기 스토리지 노드용 콘택패드(231)를 노출시키는 개구부(291a)를 형성한다. 도 2h를 참조하면, 상기 개구부(291a)를 포함한 몰드산화막(290)상에 스토리지노드용 도전성 물질, 예를 들어 폴리실리콘막(293)을 증착한다.
도 2i를 참조하면, 상기 개구부(291a)가 채워지도록 희생산화막(도면상에는 도시되지 않음)을 증착하고, CMP 공정을 통해 노드를 분리시킨 다음 희생산화막과 상기 몰드산화막(290)을 제거하여 상기 스토리지 노드용 콘택패드(231)와 콘택되는 스토리지 노드(295)를 형성한다. 이어서, 도면상에는 도시되지 않았으나, 상기 스토리지 노드(295)상에 캐패시터용 유전막과 플레이트 노드를 형성하여 캐패시터를 형성한다.
상기 제1 내지 제3층간 절연막(220), (240) 및 (260)은 산화막계열의 절연막이고, 상기 식각정지막(251), (253)은 상기 제2 및 제3층간 절연막(240), (260) 및 몰드산화막(290)과 식각차를 갖는 물질, 예를 들어 질화막계열의 절연막이 사용된다.
본 발명의 반도체 장치의 제조방법을 MIM 캐패시터를 구비한 반도체 장치의 제조방법에 적용하면, 상기 스토리지 노드콘택에 형성된 콘택플러그를 제거하지 않고 MIM 캐패시터의 콘택플러그로 이용할 수 있다.
도 3은 본 발명의 다른 실시예에 따른 MIM 캐패시터를 구비한 반도체 장치의 단면도를 도시한 것이다. 본 발명의 다른 실시예에 따른 반도체 장치의 제조방법은 비트라인(385)과 스토리지노드용 콘택플러그(381)을 형성하는 공정까지는 일실시예와 동일하게 진행된다.
도 3을 참조하면, 필드영역과 액티브 영역(301)으로 구분된 기판의 필드영역에 소자분리막(305)을 형성하고, 상기 반도체 기판(300)상에 게이트 절연막(311), 게이트 전극물질(312) 및 갭핑층(313)의 적층구조를 갖으며, 그의 측벽에 스페이서(315)가 형성된 게이트(310)를 형성한다.
제1층간 절연막(320)을 증착한 다음 SAC 콘택(325)을 형성하고, 상기 콘택(325)에 스토리지 노드용 콘택패드(331)와 비트라인용 콘택패드(335)를 형성하며, 제1층간 절연막(320)상에 제2층간 절연막(340)을 형성한 다음 식각하여 비트라인용 콘택패드(335)를 노출시키는 비트라인콘택(341)을 형성한다.
상기 비트라인콘택(341)에 도전성물질, 예를 들어 텅스텐과 같은 금속막으로 된 비트라인용 콘택플러그(345)를 형성하고, 기판전면에 식각정지막(351)과 제3층간 절연막(360)을 증착한다. 상기 제2 및 제3층간 절연막(340), (360)과 식각정지막(351)을 식각하여 스토리지 노드용 콘택패드(331)를 노출시키는 스토리지 노드콘택(361)을 형성하고, 감광막(도면상에는 도시되지 않음)을 이용하여 상기 제3층간 절연막(360)과 식각정지막(351)을 식각하여 비트라인용 콘택플러그(345)를 노출시키는 비트라인패턴(365)을 순차 형성한다.
이어서, 상기 스토리지 노드콘택(361)과 비트라인패턴(365)을 포함한 기판전면에 도전성 물질, 예를 들어 텅스텐과 같은 금속막을 증착한 다음 CMP하여 노드를 분리시켜 줌으로써, 상기 비트라인패턴(365)에 비트라인(385)을 형성함과 동시에 스토리지 노드콘택(361)에 콘택플러그(381)를 형성한다.
이어서, 기판전면에 절연막(390)을 증착한 다음 상기 스토리지 노드용 콘택플러그(381)를 노출시키는 콘택개구부(391)를 형성한다. 상기 절연막(390)으로는 SiN 등으로 된 식각정지막, 산화막계열의 층간 절연막 또는 식각정지막과 층간 절연막의 적층막 등 다양한 형태의 절연막이 사용될 수도 있다.
상기 콘택개구부(391)를 통해 상기 스토리지노드용 콘택플러그(381)에 콘택되는 하부 금속전극(401), 유전막(402) 및 상부 금속전극(403)의 적층구조로 이루어진 MIM(metal insulator metal) 캐패시터(400)를 형성한다.
본 발명의 다른 실시예에 따른 반도체 장치의 제조방법은 도 3에 도시된 바와같은 구조를 갖는 MIM 캐패시터에만 적용가능한 것이 아니라 다양한 구조를 갖는 MIM 캐패시터의 구조에 적용가능하다.
상기한 바와같은 본 발명에 따르면, 다음과 같은 효과를 얻을 수 있다.
먼저, 스토리지 노드콘택을 형성한 다음 감광막을 마스크로 하여 층간 절연막을 경사식각하여 비트라인패턴을 형성하여 줌으로써, 비트라인과 스토리지 노드콘택간의 절연특성을 유지함과 동시에 공정마진을 충분히 확보할 수 있다.
그리고, 상기 스토리지 노드콘택에 형성된 콘택플러그를 제거한 다음 상기 스토리지 노드콘택내에도 스토리지 노드를 형성하여 줌으로써, 스토리지 노드의 면적을 증가시켜 캐패시턴스를 향상시킬 수 있다.
또한, 다마신공정을 통해 비트라인을 형성하고, 비트라인과 스토리지노드콘택을 동시에 형성하여 줌으로써, 공정이 용이하고 단순한 이점이 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (22)

  1. 제1콘택패드와 제2콘택패드를 구비한 반도체 기판을 제공하는 단계와;
    기판전면에 제1절연막을 형성하는 단계와;
    상기 제1절연막을 식각하여 상기 제1콘택패드와 제2콘택패드를 각각 노출시키고, 그의 상면이 단차없이 동일레벨을 갖는 콘택과 홈형태의 비트라인패턴을 형성하는 단계와;
    상기 콘택과 상기 비트라인패턴에 각각 콘택플러그와 비트라인을 동시에 형성하는 단계와;
    상기 제1콘택패드에 연결되는 캐패시터의 하부전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  2. 제1항에 있어서, 상기 콘택과 비트라인패턴을 형성하는 방법은
    상기 제1콘택패드가 노출되도록 상기 제1절연막을 식각하여 콘택을 형성하는 단계와;
    상기 제2콘택패드에 대응하는 부분이 노출되도록, 상기 콘택을 포함한 상기 제1절연막상에 마스크층을 형성하는 단계와;
    상기 마스크층을 이용하여 상기 제1절연막의 노출된 부분을 식각하여 상기 제2콘택패드를 노출시키는 비트라인패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  3. 제2항에 있어서, 상기 마스크층은 감광막으로 이루어지는 것을 특징으로 하는 반도체 장치의 제조방법.
  4. 제2항에 있어서, 상기 콘택과 비트라인패턴은 상기 제1절연막을 경사식각하여 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  5. 제1항에 있어서, 상기 비트라인과 콘택플러그를 형성하는 방법은
    상기 비트라인패턴과 콘택을 포함한 기판전면에 금속막을 증착하는 단계와;
    상기 금속막을 CMP 하여 비트라인패턴에 비트라인을 형성함과 동시에 콘택에 콘택플러그를 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 장치의 제조방법.
  6. 제1항에 있어서, 상기 제1콘택패드에 연결되는 캐패시터용 하부전극을 형성하는 방법은
    기판전면에 제2절연막과 제3절연막을 순차 형성하는 단계와;
    상기 제2 및 제3절연막을 식각하여 상기 콘택플러그를 노출시키는 개구부를 형성하는 단계와;
    상기 노출된 콘택플러그를 제거하여 상기 콘택을 노출시키는 단계와;
    상기 콘택을 포함한 상기 개구부에 상기 제1콘택패드와 콘택되는 캐패시터의하부전극을 형성하는 단계와;
    상기 제3절연막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  7. 제6항에 있어서, 상기 콘택플러그는 습식식각공정을 통해 제거하는 것을 특징으로 하는 반도체 장치의 제조방법.
  8. 제6항에 있어서, 상기 제2절연막은 식각정지막이고, 상기 제3절연막은 희생산화막인 것을 특징으로 하는 반도체 장치의 제조방법.
  9. 제1항에 있어서, 상기 제1콘택패드에 연결되는 캐패시터용 하부전극을 형성하는 방법은
    기판전면에 제2절연막을 형성하는 단계와;
    상기 제2절연막을 식각하여 상기 콘택 플러그를 노출시키는 개구부를 형성하는 단계와;
    상기 콘택플러그를 통해 상기 스토리지노드용 콘택패드에 연결되도록, 상기 개구부를 포함한 제2절연막상에 캐패시터의 하부전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  10. 제9항에 있어서, 상기 제2절연막은 식각정지막, 층간 절연막 또는 식각정지막과 층간 절연막의 적층막으로 이루어지는 것을 특징으로 하는 반도체 장치의 제조방법.
  11. 반도체 기판상에 스토리지노드용 콘택패드와 비트라인용 콘택패드를 구비한 제1절연막을 형성하는 단계와;
    상기 제1절연막상에 상기 비트라인용 콘택패드를 노출시키는 비트라인콘택을 구비한 제2절연막을 형성하는 단계와;
    상기 비트라인콘택에 비트라인용 콘택플러그를 형성하는 단계와;
    기판전면에 제3절연막을 형성하는 단계와;
    상기 제2 및 제3절연막을 식각하여, 그의 상면이 단차없이 동일레벨을 갖는 스토리지 노드콘택과 홈형태의 비트라인패턴을 형성하는 단계와;
    상기 스토리지 노드콘택과 비트라인패턴에 비트라인과 콘택플러그를 동시에 형성하는 단계와;
    기판전면에 제4절연막과 제5절연막을 형성하는 단계와;
    상기 제4절연막과 제5절연막을 식각하여 상기 콘택플러그를 노출시키는 개구부를 형성하는 단계와;
    상기 노출된 콘택플러그를 제거하여 스토리지 노드콘택을 노출시키는 단계와;
    상기 노출된 스토리지 노드콘택을 포함한 개구부내에, 상기 스토리지노드용 콘택패드와 콘택되는 스토리지노드를 형성하는 단계와;
    상기 제5절연막을 제거하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
  12. 제11항에 있어서, 상기 스토리지 노드콘택과 비트라인패턴을 형성하는 방법은
    상기 스토리지 노드용 콘택패드가 노출되도록 상기 제2 및 제3절연막을 식각하여 스토리지 노드콘택을 형성하는 단계와;
    상기 비트라인용 콘택패드에 대응하는 부분이 노출되도록, 상기 스토리지 노드콘택을 포함한 상기 제3절연막상에 마스크층을 형성하는 단계와;
    상기 마스크층을 이용하여 상기 제3절연막의 노출된 부분을 식각하여 상기 비트라인용 콘택패드를 노출시키는 비트라인패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  13. 제12항에 있어서, 상기 마스크층은 감광막인 것을 특징으로 하는 반도체 장치의 제조방법.
  14. 제12항에 있어서, 상기 제1 내지 제3절연막은 층간 절연막이고, 상기 제5절연막은 희생산화막이며, 상기 제4절연막은 상기 제2 및 제3절연막 그리고 제5절연막과 식각차를 갖는 식각정지막인 것을 특징으로 하는 반도체 장치의 제조방법.
  15. 반도체 기판상에 스토리지노드용 콘택패드와 비트라인용 콘택패드를 구비한 제1절연막을 형성하는 단계와;
    상기 제1절연막상에 상기 비트라인용 콘택패드를 노출시키는 비트라인콘택을 구비한 제2절연막을 형성하는 단계와;
    상기 비트라인콘택에 비트라인용 콘택플러그를 형성하는 단계와;
    기판전면에 제3절연막을 형성하는 단계와;
    상기 제2 및 제3절연막을 식각하여, 그의 상면이 단차없이 동일레벨을 갖는 스토리지 노드콘택과 홈형태의 비트라인패턴을 형성하는 단계와;
    상기 스토리지 노드콘택과 비트라인패턴에 비트라인과 콘택플러그를 동시에 형성하는 단계와;
    기판전면에 상기 콘택플러그를 노출시키는 개구부를 구비한 제4절연막을 형성하는 단계와;
    상기 개구부를 통해 상기 콘택플러그와 콘택되는 금속전극을 상기 제4절연막상에 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  16. 제15항에 있어서, 상기 스토리지 노드콘택과 비트라인패턴을 형성하는 방법은
    상기 스토리지 노드용 콘택패드가 노출되도록 상기 제2 및 제3절연막을 식각하여 스토리지 노드콘택을 형성하는 단계와;
    상기 비트라인용 콘택패드에 대응하는 부분이 노출되도록, 상기 스토리지 노드콘택을 포함한 상기 제3절연막상에 마스크층을 형성하는 단계와;
    상기 마스크층을 이용하여 상기 제3절연막을 식각하여 상기 비트라인용 콘택패드를 노출시키는 비트라인패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  17. 제16항에 있어서, 상기 마스크층은 감광막인 것을 특징으로 하는 반도체 장치의 제조방법.
  18. 제15항에 있어서, 상기 제4절연막은 식각정지막, 층간 절연막 또는 식각정지막과 층간 절연막의 적층막인 것을 특징으로 하는 반도체 장치의 제조방법.
  19. 비트라인용 콘택패드와 스토리지 노드용 콘택패드를 구비한 반도체 기판과;
    상기 비트라인용 콘택패드와 스토리지 노드용 콘택패드를 각각 노출시키고, 그의 상면이 단차없이 동일레벨을 갖는 홈형태의 비트라인패턴과 스토리지 노드콘택을 구비하는 제1절연막과;
    상기 비트라인패턴내에 형성된 비트라인과;
    상기 스토리지 노드콘택을 노출시키는 개구부를 구비한 제2절연막과;
    상기 제2절연막보다 돌출되도록 상기 스토리지 노드콘택에 형성되고, 상기 스토리지노드용 콘택패드와 콘택되는 캐패시터의 하부전극을 구비하는 것을 특징으로 하는 반도체 장치.
  20. 제19항에 있어서, 상기 제2절연막은 상기 제1절연막과 식각차를 갖는 물질로이루어지는 것을 특징으로 하는 반도체 장치.
  21. 비트라인용 콘택패드와 스토리지 노드용 콘택패드를 구비한 반도체 기판과;
    상기 비트라인용 콘택패드와 스토리지 노드용 콘택패드를 각각 노출시키고, 그의 상면이 단차없이 동일레벨을 갖는 홈형태의 비트라인패턴과 스토리지 노드콘택을 구비하는 제1절연막과;
    상기 비트라인패턴내에 형성된 비트라인과;
    상기 스토리지 노드콘택에 형성된 콘택플러그와;
    상기 콘택플러그를 노출시키는 개구부를 구비한 제2절연막과;
    상기 개구부를 통해 상기 노출된 콘택플러그와 콘택되도록 상기 제2절연막상에 형성된 캐패시터의 하부전극을 구비하는 것을 특징으로 하는 반도체 장치.
  22. 제21항에 있어서, 상기 제2절연막은 식각정지막, 층간 절연막 또는 식각정지막과 층간 절연막의 적층막으로 이루어지는 것을 특징으로 하는 반도체 장치.
KR10-2002-0063979A 2002-10-18 2002-10-18 다마신공정을 이용한 반도체 장치 및 그의 제조방법 KR100448719B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR10-2002-0063979A KR100448719B1 (ko) 2002-10-18 2002-10-18 다마신공정을 이용한 반도체 장치 및 그의 제조방법
US10/678,530 US7217618B2 (en) 2002-10-18 2003-10-03 Semiconductor device and method for fabricating the same using damascene process
JP2003352753A JP4694120B2 (ja) 2002-10-18 2003-10-10 ダマシーン工程を利用した半導体装置及びその製造方法
CNB2003101013937A CN1240121C (zh) 2002-10-18 2003-10-17 半导体器件及使用金属镶嵌工艺制造半导体器件的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2002-0063979A KR100448719B1 (ko) 2002-10-18 2002-10-18 다마신공정을 이용한 반도체 장치 및 그의 제조방법

Publications (2)

Publication Number Publication Date
KR20040035213A KR20040035213A (ko) 2004-04-29
KR100448719B1 true KR100448719B1 (ko) 2004-09-13

Family

ID=32089739

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2002-0063979A KR100448719B1 (ko) 2002-10-18 2002-10-18 다마신공정을 이용한 반도체 장치 및 그의 제조방법

Country Status (4)

Country Link
US (1) US7217618B2 (ko)
JP (1) JP4694120B2 (ko)
KR (1) KR100448719B1 (ko)
CN (1) CN1240121C (ko)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6962846B2 (en) * 2003-11-13 2005-11-08 Micron Technology, Inc. Methods of forming a double-sided capacitor or a contact using a sacrificial structure
KR100587636B1 (ko) * 2005-03-03 2006-06-08 주식회사 하이닉스반도체 반도체 소자의 캐패시터 형성 방법
JP4628862B2 (ja) * 2005-05-12 2011-02-09 エルピーダメモリ株式会社 半導体装置の製造方法
JP4906278B2 (ja) * 2005-06-06 2012-03-28 エルピーダメモリ株式会社 半導体装置の製造方法
US7615444B2 (en) * 2006-06-29 2009-11-10 Qimonda Ag Method for forming a capacitor structure
KR100807226B1 (ko) * 2006-08-21 2008-02-28 삼성전자주식회사 반도체 장치의 제조 방법
US7687343B2 (en) * 2006-12-04 2010-03-30 Qimonda Ag Storage capacitor, a memory device and a method of manufacturing the same
KR101565797B1 (ko) * 2009-02-16 2015-11-05 삼성전자주식회사 콘택 플러그를 포함하는 반도체 장치
KR101110557B1 (ko) * 2009-09-08 2012-01-31 주식회사 하이닉스반도체 반도체 소자 및 그의 형성 방법
KR101851727B1 (ko) * 2011-12-16 2018-06-12 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
KR101883380B1 (ko) * 2011-12-26 2018-07-31 삼성전자주식회사 커패시터를 포함하는 반도체 소자
US9825040B2 (en) 2013-12-31 2017-11-21 Taiwan Semiconductor Manufacturing Company Limited Semiconductor arrangement with capacitor and method of fabricating the same
US9276057B2 (en) * 2014-01-27 2016-03-01 United Microelectronics Corp. Capacitor structure and method of manufacturing the same
US20170162444A1 (en) * 2015-12-02 2017-06-08 International Business Machines Corporation Contact resistance reduction for advanced technology nodes

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970010680A (ko) * 1995-08-17 1997-03-27 김유채 펄프, 제지공정의 폐수처리 방법 및 그 장치
US6174782B1 (en) * 1999-06-22 2001-01-16 United Microelectronics Corp. Method of fabricating lower electrode of capacitor
KR20020050423A (ko) * 2000-12-21 2002-06-27 박종섭 반도체 소자의 캐패시터 제조 방법
KR20020066568A (ko) * 2001-02-12 2002-08-19 삼성전자 주식회사 강유전체 기억 소자 및 그 형성 방법

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3197064B2 (ja) * 1992-07-17 2001-08-13 株式会社東芝 半導体記憶装置
US5648287A (en) * 1996-10-11 1997-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method of salicidation for deep quarter micron LDD MOSFET devices
JPH10242147A (ja) * 1997-02-27 1998-09-11 Toshiba Corp 半導体装置およびその製造方法ならびに半導体記憶装置およびその製造方法
US6130102A (en) * 1997-11-03 2000-10-10 Motorola Inc. Method for forming semiconductor device including a dual inlaid structure
JP3701469B2 (ja) * 1998-06-12 2005-09-28 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
KR100304962B1 (ko) * 1998-11-24 2001-10-20 김영환 텅스텐비트라인형성방법
US6344389B1 (en) * 1999-04-19 2002-02-05 International Business Machines Corporation Self-aligned damascene interconnect
JP2000307084A (ja) * 1999-04-23 2000-11-02 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP3376989B2 (ja) * 2000-03-27 2003-02-17 日本電気株式会社 半導体装置およびその製造方法
JP2002076297A (ja) * 2000-08-28 2002-03-15 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6300191B1 (en) * 2001-02-15 2001-10-09 Taiwan Semiconductor Manufacturing Company Method of fabricating a capacitor under bit line structure for a dynamic random access memory device
US6383863B1 (en) * 2001-09-27 2002-05-07 Taiwan Semiconductor Manufacturing Company Approach to integrate salicide gate for embedded DRAM devices
JP2004022810A (ja) * 2002-06-17 2004-01-22 Renesas Technology Corp 半導体装置およびその製造方法
US6696339B1 (en) * 2002-08-21 2004-02-24 Micron Technology, Inc. Dual-damascene bit line structures for microelectronic devices and methods of fabricating microelectronic devices

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970010680A (ko) * 1995-08-17 1997-03-27 김유채 펄프, 제지공정의 폐수처리 방법 및 그 장치
US6174782B1 (en) * 1999-06-22 2001-01-16 United Microelectronics Corp. Method of fabricating lower electrode of capacitor
KR20020050423A (ko) * 2000-12-21 2002-06-27 박종섭 반도체 소자의 캐패시터 제조 방법
KR20020066568A (ko) * 2001-02-12 2002-08-19 삼성전자 주식회사 강유전체 기억 소자 및 그 형성 방법

Also Published As

Publication number Publication date
JP2004140361A (ja) 2004-05-13
US20040077143A1 (en) 2004-04-22
JP4694120B2 (ja) 2011-06-08
CN1240121C (zh) 2006-02-01
KR20040035213A (ko) 2004-04-29
US7217618B2 (en) 2007-05-15
CN1497701A (zh) 2004-05-19

Similar Documents

Publication Publication Date Title
KR100308622B1 (ko) 디램 셀 캐패시터 및 제조 방법
KR100322218B1 (ko) 반도체 장치 및 그 제조 방법
US6268252B1 (en) Method of forming self-aligned contact pads on electrically conductive lines
EP1169731A1 (en) Semiconductor device having a self-aligned contact structure and methods of forming the same
KR100448719B1 (ko) 다마신공정을 이용한 반도체 장치 및 그의 제조방법
US6337267B1 (en) Method for fabricating a semiconductor memory device and the structure thereof
KR100256057B1 (ko) 초미세 선폭의 비트라인 캡핑을 위한 반도체 소자 제조방법
KR100859831B1 (ko) 매립형 비트라인을 구비한 반도체 소자의 제조 방법
KR100319637B1 (ko) 메모리셀 커패시터 제조방법
KR100289661B1 (ko) 반도체 소자의 제조방법
US6919246B2 (en) Semiconductor device and fabricating method thereof
KR20040033963A (ko) 셀프얼라인된 스토리지 노드를 구비한 반도체 장치의제조방법
KR20000061305A (ko) 반도체 장치의 제조 방법
KR19990005450A (ko) 반도체 메모리 장치 제조 방법
KR100955263B1 (ko) 반도체 소자의 제조방법
KR100755059B1 (ko) 반도체 소자의 랜딩 플러그 형성방법
KR100277883B1 (ko) 반도체 소자의 제조 방법
KR20050094118A (ko) 반도체 소자의 제조 방법
KR20010083349A (ko) 광범위하게 평탄화된 반도체 소자의 제조방법
KR20020002924A (ko) 반도체 메모리 소자의 제조 방법
KR20020029713A (ko) 디램 장치 제조방법
KR20040008675A (ko) 반도체 메모리 소자의 형성방법
KR20040083810A (ko) 반도체 소자의 비트라인 콘택 형성방법
KR20060055792A (ko) 반도체 소자의 제조방법
KR20020012907A (ko) 라인형태의 마스크를 이용한 반도체소자의 콘택 전극제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110830

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20120831

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee