JP3376989B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JP3376989B2 JP3376989B2 JP2000087528A JP2000087528A JP3376989B2 JP 3376989 B2 JP3376989 B2 JP 3376989B2 JP 2000087528 A JP2000087528 A JP 2000087528A JP 2000087528 A JP2000087528 A JP 2000087528A JP 3376989 B2 JP3376989 B2 JP 3376989B2
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Description
【０００１】
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関し、特に熱処理によりセル端部のシリン
ダー曲がりを防止した半導体装置およびその製造方法に
関する。
の製造方法に関し、特に熱処理によりセル端部のシリン
ダー曲がりを防止した半導体装置およびその製造方法に
関する。
【０００２】
【従来の技術】従来例の半導体記憶装置として、内壁型
シリンダーを持つ容量部をビット線の下に有するＣＵＢ
（Ｃａｐａｃｉｔｏｒ Ｕｎｄｅｒ Ｂｉｔｌｉｎｅ）
構造のＤＲＡＭがある。この構造のＭＯＳトランジスタ
（Ｔｒ）からなるＤＲＡＭのセル部分を、図４（ａ）
（ｂ）のレイアウト図およびその断面図により説明す
る。
シリンダーを持つ容量部をビット線の下に有するＣＵＢ
（Ｃａｐａｃｉｔｏｒ Ｕｎｄｅｒ Ｂｉｔｌｉｎｅ）
構造のＤＲＡＭがある。この構造のＭＯＳトランジスタ
（Ｔｒ）からなるＤＲＡＭのセル部分を、図４（ａ）
（ｂ）のレイアウト図およびその断面図により説明す
る。
【０００３】この従来例は、図４（ａ）のように、セル
内のＭＯＳＴｒのゲート配線１、図には省略したがセル
Ｔｒのソース、ドレインとなる不純物拡散層を持つ素子
形成領域の拡散層２、ＢＩＴ線コンタクト３、容量コン
タクト４、内壁シリンダーの容量部５、ビット線６、図
には省略したが、ビット線６とのコンタクト部４を除去
した形でセル全面を覆う容量プレート部１０で構成され
ている。
内のＭＯＳＴｒのゲート配線１、図には省略したがセル
Ｔｒのソース、ドレインとなる不純物拡散層を持つ素子
形成領域の拡散層２、ＢＩＴ線コンタクト３、容量コン
タクト４、内壁シリンダーの容量部５、ビット線６、図
には省略したが、ビット線６とのコンタクト部４を除去
した形でセル全面を覆う容量プレート部１０で構成され
ている。
【０００４】また、図４（ｂ）のＡ−Ａ’の断面図のよ
うに、シリコン基板１４上に、セル内のＭＯＳＴｒのゲ
ート１、このゲート１に対する不純物拡散層１２ａ、１
２ｂ、個々のＴｒの素子分離領域１３及びこれらを構成
する素子形成領域の拡散層２を設け、シリコン基板１４
上に設けた層間絶縁膜１５に、ビット線６とのコンタク
トを取るパッド３、容量部とのコンタクトを取るパッド
４を設け、さらに層間絶縁膜１５上に設けた容量部の層
間膜１６に、内壁シリンダー５を設け、この内壁シリン
ダー５内に容量部のスタック電極８、容量絶縁膜９を介
して容量部の容量電極１０を設け、容量部の層間膜１６
上に層間絶縁膜１７を設け、この層間絶縁膜１７上に、
ビット（Ｂｉｔ）線６とこのＢｉｔ線６とコンタクトを
取るパッド３とのコンタクト１１が設けられている。
うに、シリコン基板１４上に、セル内のＭＯＳＴｒのゲ
ート１、このゲート１に対する不純物拡散層１２ａ、１
２ｂ、個々のＴｒの素子分離領域１３及びこれらを構成
する素子形成領域の拡散層２を設け、シリコン基板１４
上に設けた層間絶縁膜１５に、ビット線６とのコンタク
トを取るパッド３、容量部とのコンタクトを取るパッド
４を設け、さらに層間絶縁膜１５上に設けた容量部の層
間膜１６に、内壁シリンダー５を設け、この内壁シリン
ダー５内に容量部のスタック電極８、容量絶縁膜９を介
して容量部の容量電極１０を設け、容量部の層間膜１６
上に層間絶縁膜１７を設け、この層間絶縁膜１７上に、
ビット（Ｂｉｔ）線６とこのＢｉｔ線６とコンタクトを
取るパッド３とのコンタクト１１が設けられている。
【０００５】図５（ａ）〜（ｅ），図６（ａ）〜（ｄ）
は図４の半導体装置の製造方法を説明する断面図であ
る。この半導体装置の製造方法において、まずリソグラ
フィー法、拡散法、ＣＶＤ法、エッチング法、イオン注
入法等の既存の製造技術を用いて、図５（ａ）のよう
に、シリコン基板１４上に、素子分離１３、セルＴｒの
ゲート１、不純物拡散層１２ａ，１２ｂを形成し、これ
らの上にゲート１との層間絶縁膜１５を形成する。この
層間絶縁膜１５に、不純物拡散層１２ａ，１２ｂとのコ
ンタクトを形成するためのパッド用ホール３ａ，４ａを
形成する。
は図４の半導体装置の製造方法を説明する断面図であ
る。この半導体装置の製造方法において、まずリソグラ
フィー法、拡散法、ＣＶＤ法、エッチング法、イオン注
入法等の既存の製造技術を用いて、図５（ａ）のよう
に、シリコン基板１４上に、素子分離１３、セルＴｒの
ゲート１、不純物拡散層１２ａ，１２ｂを形成し、これ
らの上にゲート１との層間絶縁膜１５を形成する。この
層間絶縁膜１５に、不純物拡散層１２ａ，１２ｂとのコ
ンタクトを形成するためのパッド用ホール３ａ，４ａを
形成する。
【０００６】その後、図５（ｂ）のように、ビット線と
のコンタクトを取るためのビット線コンタクト３のパッ
ドおよび、容量部とのコンタクトを取るための容量部コ
ンタクト４のパッドを形成するために、既存のＣＶＤ法
を用いてポリシリコン２１を成長させる。その後図５
（ｃ）の様に既存のエッチング法により、ポリシリコン
２１をエッチバックしてビット線とのコンタクトを取る
ためのパッド３および、容量部とのコンタクトを取るた
めのパッド４を形成する。
のコンタクトを取るためのビット線コンタクト３のパッ
ドおよび、容量部とのコンタクトを取るための容量部コ
ンタクト４のパッドを形成するために、既存のＣＶＤ法
を用いてポリシリコン２１を成長させる。その後図５
（ｃ）の様に既存のエッチング法により、ポリシリコン
２１をエッチバックしてビット線とのコンタクトを取る
ためのパッド３および、容量部とのコンタクトを取るた
めのパッド４を形成する。
【０００７】その後図５（ｄ）の様に、内壁シリンダー
型の容量部形成のために既存のＣＶＤ法により、ＢＰＳ
ＧまたはＰＳＧの酸化膜１６を形成する。その後図５
（ｅ）の様に、内壁シリンダー形成のために既存のリソ
グラフィー法によりフォトレジスト２３で内壁シリンダ
ーのパターンニングを行う。
型の容量部形成のために既存のＣＶＤ法により、ＢＰＳ
ＧまたはＰＳＧの酸化膜１６を形成する。その後図５
（ｅ）の様に、内壁シリンダー形成のために既存のリソ
グラフィー法によりフォトレジスト２３で内壁シリンダ
ーのパターンニングを行う。
【０００８】その後図６（ａ）の様に、既存のエッチン
グ法を用いてシリンダー５を形成する。次に、図６
（ｂ）の様に、スタック電極形成のために電極用のポリ
シリコン２２を既存のＣＶＤ法で形成する。その後シリ
ンダー５の内部にはフォトレジスト又はシリカを塗布
し、シリンダーエッチバックを行うマスク２４とする。
その後図６（ｃ）の様に、既存のエッチング法によりポ
リシリコン２２をエッチバックし、容量部のスタック電
極８を形成する。
グ法を用いてシリンダー５を形成する。次に、図６
（ｂ）の様に、スタック電極形成のために電極用のポリ
シリコン２２を既存のＣＶＤ法で形成する。その後シリ
ンダー５の内部にはフォトレジスト又はシリカを塗布
し、シリンダーエッチバックを行うマスク２４とする。
その後図６（ｃ）の様に、既存のエッチング法によりポ
リシリコン２２をエッチバックし、容量部のスタック電
極８を形成する。
【０００９】その後、エッチバック用マスク２４のフォ
トレジストまたはシリカを既存のウエット処理法で除去
し、既存のＣＶＤ法により容量絶縁膜９、容量プレート
電極を成長させる。その後、Ｂｉｔ線とのコンタクト部
の容量プレート電極を既存のリソグラフィー法、エッチ
ング法により除去し、容量部のプレート電極１０を形成
する。
トレジストまたはシリカを既存のウエット処理法で除去
し、既存のＣＶＤ法により容量絶縁膜９、容量プレート
電極を成長させる。その後、Ｂｉｔ線とのコンタクト部
の容量プレート電極を既存のリソグラフィー法、エッチ
ング法により除去し、容量部のプレート電極１０を形成
する。
【００１０】その後図６（ｄ）のように、容量部とＢｉ
ｔ線との層間絶縁膜１７を形成し、その後既存のリソグ
ラフィー法、エッチング法によりＢｉｔ線とのコンタク
ト１１を開口し、既存のＣＶＤ法やスパッタリング法と
リソグラフィー法とエッチング法によりＢｉｔ線６を形
成し、図４（ｂ）に示す様に出来あがる。
ｔ線との層間絶縁膜１７を形成し、その後既存のリソグ
ラフィー法、エッチング法によりＢｉｔ線とのコンタク
ト１１を開口し、既存のＣＶＤ法やスパッタリング法と
リソグラフィー法とエッチング法によりＢｉｔ線６を形
成し、図４（ｂ）に示す様に出来あがる。
【００１１】
【発明が解決しようとする課題】上述した従来例の半導
体装置の製造方法は、図４（ｂ）に示すように、製造工
程中に適時入っている熱処理により、セルプレート端部
にある容量部のシリンダー電極が変形してしまう問題が
ある。すなわち、層間膜１６，１５に設けられた容量部
となる容量プレート電極１０やスタック電極８が形成さ
れた後にも、熱処理の工程が含まれる。そのため、層間
膜１６，１５がその熱によりその上層がくずれるように
変形し、それに伴ない容量プレート電極１０やスタック
電極８のシリンダーが外側にずれるように湾曲してしま
う。この湾曲した変形により、容量部とビット線６との
ショートが生じてしまう問題がある。
体装置の製造方法は、図４（ｂ）に示すように、製造工
程中に適時入っている熱処理により、セルプレート端部
にある容量部のシリンダー電極が変形してしまう問題が
ある。すなわち、層間膜１６，１５に設けられた容量部
となる容量プレート電極１０やスタック電極８が形成さ
れた後にも、熱処理の工程が含まれる。そのため、層間
膜１６，１５がその熱によりその上層がくずれるように
変形し、それに伴ない容量プレート電極１０やスタック
電極８のシリンダーが外側にずれるように湾曲してしま
う。この湾曲した変形により、容量部とビット線６との
ショートが生じてしまう問題がある。
【００１２】本発明の目的は、このような容量部のシリ
ンダーの曲りの発生を抑え、容量部とビット線とのショ
ートを避けることのできる半導体装置およびその製造方
法を提供することにある。
ンダーの曲りの発生を抑え、容量部とビット線とのショ
ートを避けることのできる半導体装置およびその製造方
法を提供することにある。
【００１３】
【課題を解決するための手段】本発明の半導体装置の構
成は、内壁シリンダー型を持つ容量部をビット線の下に
有するＣＵＢ型のＤＲＡＭのセルプレート端部にスリッ
ト状のダミーパターンを設け、このスリット状のダミー
パターンには、前記容量部のスタック電極と同種の材質
を埋め込んだダミースリットを設けて、前記セルプレー
ト端部の前記シリンダーの変形を防ぐ堤防としたことを
特徴とする。
成は、内壁シリンダー型を持つ容量部をビット線の下に
有するＣＵＢ型のＤＲＡＭのセルプレート端部にスリッ
ト状のダミーパターンを設け、このスリット状のダミー
パターンには、前記容量部のスタック電極と同種の材質
を埋め込んだダミースリットを設けて、前記セルプレー
ト端部の前記シリンダーの変形を防ぐ堤防としたことを
特徴とする。
【００１４】本発明において、シリコン基板上に、セル
となる素子形成領域の拡散層および素子分離領域を設
け、これらの上に設けた層間絶縁膜にビット線および容
量部とのコンタクトを取るパッドを設け、前記層間絶縁
膜上に層間膜を設け、この層間膜に前記容量部を設ける
共に、その層間膜のセルプレート端部にダミースリット
を設けることができ、またダミースリットの幅を、容量
部のスタック電極の幅の２倍以下にすることができ、さ
らにダミースリットがポリシリコンからなることができ
る。
となる素子形成領域の拡散層および素子分離領域を設
け、これらの上に設けた層間絶縁膜にビット線および容
量部とのコンタクトを取るパッドを設け、前記層間絶縁
膜上に層間膜を設け、この層間膜に前記容量部を設ける
共に、その層間膜のセルプレート端部にダミースリット
を設けることができ、またダミースリットの幅を、容量
部のスタック電極の幅の２倍以下にすることができ、さ
らにダミースリットがポリシリコンからなることができ
る。
【００１５】本発明の半導体装置の製造方法の構成は、
内壁型シリンダーを持つ容量部をビット線の下に有する
ＣＵＢ構造のＤＲＡＭのセルプレート端にスリット状の
ダミーパターンを形成し、このスリット状のダミーパタ
ーンには、スタック電極と同種の材質を埋め込んで、セ
ルプレート端のシリンダー変形を防ぐ堤防を形成するこ
とを特徴とする。
内壁型シリンダーを持つ容量部をビット線の下に有する
ＣＵＢ構造のＤＲＡＭのセルプレート端にスリット状の
ダミーパターンを形成し、このスリット状のダミーパタ
ーンには、スタック電極と同種の材質を埋め込んで、セ
ルプレート端のシリンダー変形を防ぐ堤防を形成するこ
とを特徴とする。
【００１６】本発明において、シリコン基板上に、セル
となる素子形成領域の拡散層および素子分離領域を形成
し、これらの上に設けた層間絶縁膜にビット線および容
量部とのコンタクトを取るパッドを形成し、前記層間絶
縁膜上に層間膜を設け、この層間膜に前記容量部のシリ
ンダー電極を形成する時に、セルプレート端部の前記層
間膜にダミースリットを同時に形成することができる。
となる素子形成領域の拡散層および素子分離領域を形成
し、これらの上に設けた層間絶縁膜にビット線および容
量部とのコンタクトを取るパッドを形成し、前記層間絶
縁膜上に層間膜を設け、この層間膜に前記容量部のシリ
ンダー電極を形成する時に、セルプレート端部の前記層
間膜にダミースリットを同時に形成することができる。
【００１７】さらに、本発明において、シリコン基板上
に、セルとなる素子形成領域の拡散層および素子分離領
域を形成し、これらの上に設けた層間絶縁膜にビット線
および容量部とのコンタクトを取るパッドを形成し、前
記層間絶縁膜上に層間膜を設け、この層間膜に前記容量
部のシリンダー電極を形成する時に、セルプレート端部
の前記層間膜にダミースリットを同時に形成するこどが
でき、また、容量部のシリンダー電極およびダミースリ
ットは、層間絶縁膜上に設けた層間膜上に、フォトレジ
ストにより前記シリンダー電極およびダミースリットの
パターニングを行い、パターニングした前記層間膜をエ
ッチングにより除去し、このエッチングした個所にポリ
シリコンを埋込んで形成することができる。
に、セルとなる素子形成領域の拡散層および素子分離領
域を形成し、これらの上に設けた層間絶縁膜にビット線
および容量部とのコンタクトを取るパッドを形成し、前
記層間絶縁膜上に層間膜を設け、この層間膜に前記容量
部のシリンダー電極を形成する時に、セルプレート端部
の前記層間膜にダミースリットを同時に形成するこどが
でき、また、容量部のシリンダー電極およびダミースリ
ットは、層間絶縁膜上に設けた層間膜上に、フォトレジ
ストにより前記シリンダー電極およびダミースリットの
パターニングを行い、パターニングした前記層間膜をエ
ッチングにより除去し、このエッチングした個所にポリ
シリコンを埋込んで形成することができる。
【００１８】本発明の構成によれば、容量部のスタック
電極と同種の材質が埋め込まれたスリット状のダミーパ
ターンを設けているので、熱処理によるセル端部のシリ
ンダー曲がりによるスタックポリシリコンと上層配線と
のショートを抑えることがてきる。
電極と同種の材質が埋め込まれたスリット状のダミーパ
ターンを設けているので、熱処理によるセル端部のシリ
ンダー曲がりによるスタックポリシリコンと上層配線と
のショートを抑えることがてきる。
【００１９】
【発明の実施の形態】以下図面により本発明を詳細に説
明する。図１（ａ）（ｂ）は本発明の第１の実施形態を
説明する半導体装置の平面図およびそのＡ―Ａ’断面図
である。この図は、ＣＵＢ型の内壁シリンダー構造をも
つＤＲＡＭのセルの最外周部の拡大図である。本実施形
態は、図４の従来例に対して、ダミースリット７を付加
したものである。
明する。図１（ａ）（ｂ）は本発明の第１の実施形態を
説明する半導体装置の平面図およびそのＡ―Ａ’断面図
である。この図は、ＣＵＢ型の内壁シリンダー構造をも
つＤＲＡＭのセルの最外周部の拡大図である。本実施形
態は、図４の従来例に対して、ダミースリット７を付加
したものである。
【００２０】すなわち、本実施形態は、図１（ａ）のよ
うに、セル内のＭＯＳＴｒのゲート配線１、セルＴｒの
ソース、ドレインとなる不純物拡散層を持つ素子形成領
域の拡散層２、ビット線コンタクト３、容量コンタクト
を４、内壁シリンダーの容量部５、ビット線６、ダミー
スリット内に埋め込まれたパターン７、図１（ａ）には
示せれないビット線とのコンタクト部４を除去した形で
セル全面を覆う容量プレート部で構成されている。
うに、セル内のＭＯＳＴｒのゲート配線１、セルＴｒの
ソース、ドレインとなる不純物拡散層を持つ素子形成領
域の拡散層２、ビット線コンタクト３、容量コンタクト
を４、内壁シリンダーの容量部５、ビット線６、ダミー
スリット内に埋め込まれたパターン７、図１（ａ）には
示せれないビット線とのコンタクト部４を除去した形で
セル全面を覆う容量プレート部で構成されている。
【００２１】また、図１（ｂ）のＡ−Ａ’の断面図のよ
うに、シリコン基板１４上に、セル内のＭＯＳＴｒのゲ
ート１、このゲート１に対する不純物拡散層１２ａ、１
２ｂ、個々のＴｒの素子分離領域１３及びこれらを構成
する素子形成領域の拡散層２を設け、シリコン基板１４
上に設けた第１層間絶縁膜（ゲート−容量部）１５に、
ビット線とのコンタクトを取るパッド３、容量部とのコ
ンタクトを取るパッド４を設け、さらに第１層間絶縁膜
１５上に設けた容量部の第２層間膜１６に、内壁シリン
ダー５を設け、この内壁シリンダー５内に容量部のスタ
ック電極８、容量絶縁膜９を介して容量部の容量電極１
０を設け、さらに第２層間膜１６にダミースリット７を
設けている。
うに、シリコン基板１４上に、セル内のＭＯＳＴｒのゲ
ート１、このゲート１に対する不純物拡散層１２ａ、１
２ｂ、個々のＴｒの素子分離領域１３及びこれらを構成
する素子形成領域の拡散層２を設け、シリコン基板１４
上に設けた第１層間絶縁膜（ゲート−容量部）１５に、
ビット線とのコンタクトを取るパッド３、容量部とのコ
ンタクトを取るパッド４を設け、さらに第１層間絶縁膜
１５上に設けた容量部の第２層間膜１６に、内壁シリン
ダー５を設け、この内壁シリンダー５内に容量部のスタ
ック電極８、容量絶縁膜９を介して容量部の容量電極１
０を設け、さらに第２層間膜１６にダミースリット７を
設けている。
【００２２】また、容量部の第２層間膜１６上に第３層
間絶縁膜１７を設け、この第３層間絶縁膜１７上に、ビ
ット線６とこのビット線６とコンタクトを取るパッド３
とのコンタクト１１を設けている。
間絶縁膜１７を設け、この第３層間絶縁膜１７上に、ビ
ット線６とこのビット線６とコンタクトを取るパッド３
とのコンタクト１１を設けている。
【００２３】図２（ａ）〜（ｅ），図３（ａ）〜（ｄ）
は図１に示す半導体装置の製造方法を説明する断面図で
ある。この半導体装置の製造方法において、まずリソグ
ラフィー法、拡散法、ＣＶＤ法、エッチング法、イオン
注入法等の既存の技術を用いて、図２（ａ）のように、
シリコン基板１４上に、素子分離１３、セルＴｒのゲー
ト１、不純物拡散層１２ａ，１２ｂ、ゲート１との層間
絶縁膜１５、不純物拡散層１２ａ，１２ｂとのコンタク
トを形成するためのパッド用のコンタクトホール３ａ，
４ａを形成する。
は図１に示す半導体装置の製造方法を説明する断面図で
ある。この半導体装置の製造方法において、まずリソグ
ラフィー法、拡散法、ＣＶＤ法、エッチング法、イオン
注入法等の既存の技術を用いて、図２（ａ）のように、
シリコン基板１４上に、素子分離１３、セルＴｒのゲー
ト１、不純物拡散層１２ａ，１２ｂ、ゲート１との層間
絶縁膜１５、不純物拡散層１２ａ，１２ｂとのコンタク
トを形成するためのパッド用のコンタクトホール３ａ，
４ａを形成する。
【００２４】その後、図２（ｂ）のように、ビット線と
のコンタクトを取るためのビット線コンタクト３のパッ
ドおよび、容量部とのコンタクトを取るため容量部コン
タクト４のパッドを形成するために、既存のＣＶＤ法を
用いてポリシリコン２１を成長させる。その後図２
（ｃ）の様に既存のエッチング法によりポリシリコン２
１をエッチバックしてＢｉｔ線とのコンタクトを取るた
めのパッド３および、容量部とのコンタクトを取るため
のパッド４を形成する。
のコンタクトを取るためのビット線コンタクト３のパッ
ドおよび、容量部とのコンタクトを取るため容量部コン
タクト４のパッドを形成するために、既存のＣＶＤ法を
用いてポリシリコン２１を成長させる。その後図２
（ｃ）の様に既存のエッチング法によりポリシリコン２
１をエッチバックしてＢｉｔ線とのコンタクトを取るた
めのパッド３および、容量部とのコンタクトを取るため
のパッド４を形成する。
【００２５】その後図２（ｄ）の様に、内壁シリンダー
型の容量部形成のために、既存のＣＶＤ法により、ＢＰ
ＳＧまたはＰＳＧの酸化膜１６を形成する。その後図２
（ｅ）の様に、内壁シリンダー形成のために既存のリソ
グラフィー法によりフォトレジスト２３で内壁シリンダ
ー５のパターンニングを行う。それと同時に、シリンダ
ー曲がり防止用のダミースリットパターンニング７ａを
行う。
型の容量部形成のために、既存のＣＶＤ法により、ＢＰ
ＳＧまたはＰＳＧの酸化膜１６を形成する。その後図２
（ｅ）の様に、内壁シリンダー形成のために既存のリソ
グラフィー法によりフォトレジスト２３で内壁シリンダ
ー５のパターンニングを行う。それと同時に、シリンダ
ー曲がり防止用のダミースリットパターンニング７ａを
行う。
【００２６】その後図３（ａ）の様に、既存のエッチン
グ法を用いてシリンダー５を形成する。ここでは、同時
にダミースリット７が形成される。次に図３（ｂ）の様
に、スタック電極形成のために電極用のポリシリコン２
２を既存のＣＶＤ法で形成する。その後シリンダー内部
にはフォトレジスト又はシリカを塗布し、シリンダーエ
ッチバックを行うためのマスク２４とする。
グ法を用いてシリンダー５を形成する。ここでは、同時
にダミースリット７が形成される。次に図３（ｂ）の様
に、スタック電極形成のために電極用のポリシリコン２
２を既存のＣＶＤ法で形成する。その後シリンダー内部
にはフォトレジスト又はシリカを塗布し、シリンダーエ
ッチバックを行うためのマスク２４とする。
【００２７】その後図３（ｃ）の様に、既存のエッチン
グ法によりポリシリコン２２をエッチバックし、容量部
のスタック電極８を形成するする。エッチバックの際、
ダミースリット７内のポリシリコンはスリット内に埋め
込まれているためエッチバックを行うことにより無くな
ることはなく、ＢＰＳＧの流動防止の堤防となる。その
後、前述のエッチバック用のマスク２４のフォトレジス
トまたはシリカを既存のウェット処理法で除去し、既存
のＣＶＤ法により容量絶縁膜９、容量プレート電極を成
長させる。その後、Ｂｉｔ線とのコンタクト部の容量プ
レート電極を既存のリソグラフィー法、エッチング法に
より除去し、容量部のプレート電極１０を形成する。
グ法によりポリシリコン２２をエッチバックし、容量部
のスタック電極８を形成するする。エッチバックの際、
ダミースリット７内のポリシリコンはスリット内に埋め
込まれているためエッチバックを行うことにより無くな
ることはなく、ＢＰＳＧの流動防止の堤防となる。その
後、前述のエッチバック用のマスク２４のフォトレジス
トまたはシリカを既存のウェット処理法で除去し、既存
のＣＶＤ法により容量絶縁膜９、容量プレート電極を成
長させる。その後、Ｂｉｔ線とのコンタクト部の容量プ
レート電極を既存のリソグラフィー法、エッチング法に
より除去し、容量部のプレート電極１０を形成する。
【００２８】その後、図３（ｄ）のように、容量部とビ
ット線との層間絶縁膜１７を形成する。その後既存のリ
ソグラフィー法、エッチング法によりビット線とのコン
タクト１１を開口し、既存のＣＶＤ法やスパッタリング
法とリソグラフィー法とエッチング法によりＢｉｔ線６
を形成し、図２の様に出来あがる。なお途中に、熱処理
が入ることは説明しなかったが、既存の熱拡散技術によ
り、成膜後及びイオン注入後の活性化の為に熱処理は適
時行っている。
ット線との層間絶縁膜１７を形成する。その後既存のリ
ソグラフィー法、エッチング法によりビット線とのコン
タクト１１を開口し、既存のＣＶＤ法やスパッタリング
法とリソグラフィー法とエッチング法によりＢｉｔ線６
を形成し、図２の様に出来あがる。なお途中に、熱処理
が入ることは説明しなかったが、既存の熱拡散技術によ
り、成膜後及びイオン注入後の活性化の為に熱処理は適
時行っている。
【００２９】ここまでシリンダー部の形成工程を示した
が、このシリンダー部を形成した後にも、熱処理工程が
存在するが、本実施形態によれば、層間絶縁膜１５内に
ダミースリットパターン７があることにより、その熱処
理により、セル端部のシリンダー曲がりの発生を防止で
き、容量部とビット線とのショートが避けられ、さら
に、スリット状のストッパーがシリンダー曲がりを引き
起こす応力を引き留め、シリンダー曲がりが防止でき
る。
が、このシリンダー部を形成した後にも、熱処理工程が
存在するが、本実施形態によれば、層間絶縁膜１５内に
ダミースリットパターン７があることにより、その熱処
理により、セル端部のシリンダー曲がりの発生を防止で
き、容量部とビット線とのショートが避けられ、さら
に、スリット状のストッパーがシリンダー曲がりを引き
起こす応力を引き留め、シリンダー曲がりが防止でき
る。
【００３０】
【発明の効果】以上説明したように、本発明の構成によ
れば、セル部を構成する層間絶縁膜内にダミースリット
パターンが設けられることにより、その熱処理により、
セル端部のシリンダー曲がりの発生を防止することが出
来、容量部とビット線とのショートが避けられ、さら、
スリット状のダミーパターンがストッパーとなりシリン
ダー曲がりを引き起こす応力を引き留め、シリンダー曲
がりも防止できるという効果がある。
れば、セル部を構成する層間絶縁膜内にダミースリット
パターンが設けられることにより、その熱処理により、
セル端部のシリンダー曲がりの発生を防止することが出
来、容量部とビット線とのショートが避けられ、さら、
スリット状のダミーパターンがストッパーとなりシリン
ダー曲がりを引き起こす応力を引き留め、シリンダー曲
がりも防止できるという効果がある。
【図１】（ａ）（ｂ）は本発明の第１の実施形態を説明
する半導体装置の平面図およびそのＡ―Ａ’断面図であ
る。
する半導体装置の平面図およびそのＡ―Ａ’断面図であ
る。
【図２】（ａ）〜（ｅ）は図１の半導体装置を製造工程
順に説明する断面図である。
順に説明する断面図である。
【図３】（ａ）〜（ｄ）は図１に続いて半導体装置を製
造工程順に説明する断面図である。
造工程順に説明する断面図である。
【図４】（ａ）（ｂ）は従来例を説明する半導体装置の
平面図およびそのＡ―Ａ’断面図である。
平面図およびそのＡ―Ａ’断面図である。
【図５】（ａ）〜（ｅ）は図４の半導体装置を製造工程
順に説明する断面図である。
順に説明する断面図である。
【図６】（ａ）〜（ｄ）は図４に続いて半導体装置を製
造工程順に説明する断面図である。
造工程順に説明する断面図である。
１ ゲート配線
２ 素子形成領域の拡散層
３ ビット線コンタクト
３ａ，４ａ コンタクトホール
４ 容量コンタクト
５ シリンダー
６ ビット線
７ ダミースリット
７ａ ダミースリットパターンニング
８ 容量部スタック電極
９ 容量膜
１０ 容量プレート電極
１１ ビット線コンタクト
１２ａ，１２ｂ 不純物拡散層
１３ 素子分離酸化膜
１４ シリコン基板
１５ 層間膜（ゲート−容量部）
１６ 層間膜（容量部）
１７ 層間膜（容量部−ビット線）
２１，２２ ポリシリコン
２３ フォトレジスト
２４ マスク
Claims (7)
- 【請求項１】 内壁型シリンダーを持つ容量部をビット
線の下に有するＣＵＢ構造のＤＲＡＭのセルプレート端
部にスリット状のダミーパターンを設け、このスリット
状のダミーパターンには、前記容量部のスタック電極と
同種の材質を埋め込んだダミースリットを設けて、前記
セルプレート端部の前記シリンダーの変形を防ぐ堤防と
したことを特徴とする半導体装置。 - 【請求項２】 シリコン基板上に、セルとなる素子形成
領域の拡散層および素子分離領域を設け、これらの上に
設けた層間絶縁膜にビット線および容量部とのコンタク
トを取るパッドを設け、前記層間絶縁膜上に層間膜を設
け、この層間膜に前記容量部を設ける共に、その層間膜
のセルプレート端部にダミースリットを設けた請求項１
記載の半導体装置。 - 【請求項３】 ダミースリットの幅を、容量部のスタッ
ク電極の幅の２倍以下にした請求項１または２記載の半
導体装置。 - 【請求項４】 ダミースリットがポリシリコンからなる
請求項１または２記載の半導体装置。 - 【請求項５】 内壁型シリンダーを持つ容量部をビット
線の下に有するＣＵＢ構造のＤＲＡＭのセルプレート端
部にスリット状のダミーパターンを形成し、このスリッ
ト状のダミーパターンに、前記容量部のスタック電極と
同種の材質を埋め込んで、前記セルプレート端部のシリ
ンダーの変形を防ぐようにしたことを特徴とする半導体
装置の製造方法。 - 【請求項６】 シリコン基板上に、セルとなる素子形成
領域の拡散層および素子分離領域を形成し、これらの上
に設けた層間絶縁膜にビット線および容量部とのコンタ
クトを取るパッドを形成し、前記層間絶縁膜上に層間膜
を設け、この層間膜に前記容量部のシリンダー電極を形
成する時に、セルプレート端部の前記層間膜にダミース
リットを同時に形成する請求項５記載の半導体装置。 - 【請求項７】 容量部のシリンダー電極およびダミース
リットは、層間絶縁膜上に設けた層間膜上に、フォトレ
ジストにより前記シリンダー電極およびダミースリット
のパターニングを行い、パターニングした前記層間膜を
エッチングにより除去し、このエッチングした個所にポ
リシリコンを埋込んで形成する請求項５または６記載の
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000087528A JP3376989B2 (ja) | 2000-03-27 | 2000-03-27 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000087528A JP3376989B2 (ja) | 2000-03-27 | 2000-03-27 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001274360A JP2001274360A (ja) | 2001-10-05 |
| JP3376989B2 true JP3376989B2 (ja) | 2003-02-17 |
Family
ID=18603525
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000087528A Expired - Fee Related JP3376989B2 (ja) | 2000-03-27 | 2000-03-27 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3376989B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100629209B1 (ko) * | 2002-05-23 | 2006-09-27 | 후지 샤신 필름 가부시기가이샤 | 레이저장치, 노광헤드, 노광장치 및 광섬유의 접속방법 |
| KR100448719B1 (ko) * | 2002-10-18 | 2004-09-13 | 삼성전자주식회사 | 다마신공정을 이용한 반도체 장치 및 그의 제조방법 |
-
2000
- 2000-03-27 JP JP2000087528A patent/JP3376989B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001274360A (ja) | 2001-10-05 |
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