JP5073157B2 - 半導体装置 - Google Patents

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Description

本発明は半導体装置及びこれの製造方法に関し、より詳細には多層構造の半導体装置において上部及び下部導電層を連結するためのコンタクト形成時のミスアラインメント（ｍｉｓ−ａｌｉｇｎｍｅｎｔ）によるコンタクトサイズ減少を解決することができる半導体装置及びこれの製造方法に関するものである。
一般的に、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のようなメモリ用半導体装置は、データやプログラムの命令のような情報を記憶する装置であって、それから記憶された情報を読み取るか、装置に他の情報を記憶させることができる。大体一つのＤＲＡＭは、一つのトランジスタと一つのキャパシタで構成され、一般にＤＲＡＭ素子などに含まれるキャパシタはストレージ電極（ｓｔｏｒａｇｅ ｅｌｅｃｔｒｏｄｅ）、誘電層（ｄｉｅｌｅｃｔｒｉｃ ｌａｙｅｒ）及びプレート電極（ｐｌａｔｅ ｅｌｅｃｔｒｏｄｅ）などで構成される。
このようなキャパシタの静電容量（ｃａｐａｃｉｔａｎｃｅ）が減少すると、メモリセルのデータ読出能力（ｒｅａｄａｂｉｌｉｔｙ）が劣化され、ソフトエラー率（ｓｏｆｔ ｅｒｒｏｒ ｒａｔｅ）を増加し、半導体メモリ装置が低電圧で動作しにくくなる問題点がある。ここで、キャパシタの静電容量は誘電体の誘電常数及びキャパシタの表面積に比例するようになる。
一方、ＤＲＡＭなどのメモリ装置の保存能力を向上させるために、半導体装置は高集積化されつつあり、これによってキャパシタのような素子は次第にその大きさが小さくなっている。即ち、前述したように、キャパシタの静電容量を確保して半導体装置の性能を確保するためには、キャパシタの表面積を増加させるべきであるが、高集積化傾向はキャパシタの表面積増加を難しくする。このような問題は、特に、従来のビットラインの下部にキャパシタを形成する方法ではもう以上キャパシタの表面積増加を通じた静電容量の確保が不可能であるので解決しにくい。
前述した問題点を解決するために、キャパシタをビットライン上部に形成するいわゆるＣＯＢ（ｃａｐａｃｉｔｏｒ−ｏｖｅｒ−ｂｉｔ ｌｉｎｅ）構造が広く採択されている。前記ＣＯＢ構造においては、キャパシタのストレージ電極（下部電極）がビットライン構造物によって制限されないので、より広いストレージ電極を形成することが可能になる。
また、最近は、前述したＣＯＢ構造を採用しかつ半導体基板上の活性領域をビットラインに対して斜線のように形成して漏洩電流を減少させる効果などを達成する方法が知られている。
図１は、従来の斜め型活性領域を有する半導体装置において、コンタクトホールを形成する方法を説明するための平面図を図示したものである。
図１を参照すると、基板に準備された活性領域１１に対して斜線のようにワードライン１３及びビットライン３０が形成される。また、ストレージ電極と活性領域１１の接触のためのストレージノードコンタクトホール５０及びビットライン３０と活性領域１１の接触のためのビットラインコンタクト１７が形成される。具体的に、ＣＯＢ構造において、キャパシタのストレージ電極と半導体基板のソース/ドレーン領域を接触させるストレージノードコンタクトホール５０をビットライン３０が位置する領域以外の場所に配置する必要があるところ、これに応じて活性領域１１をビットライン３０及びワードライン１３に対して斜め方向に沿って配置する。
一方、前述したように、半導体装置の集積度が増加することによって、素子と素子又は層と層を高伝道性薄膜に連結させるコンタクトホールの大きさは減少する反面、層間絶縁膜の厚さは増加している。従って、コンタクトホールのアスペクト比（即ち、ホールの直径に対するホールの長さの比）が増加してフォトリソグラフィ工程（ｐｈｏｔｏｌｉｔｈｏｇｒａｐｈｙ ｐｒｏｃｅｓｓ）においてコンタクトホールの整列マージンが減少することによって、既存のコンタクトホールの形成方法では微細な大きさのコンタクトホールを形成することが難しくなっている。
これによって、ＤＲＡＭ装置においてはコンタクトホールのアスペクト比を減少させるために、ランディングパッド（ｌａｎｄｉｎｇ ｐａｄ）を用いていて、０．１μｍ以下のパターンの大きさでは自己整列コンタクト（ＳＡＣ）構造を利用して整列マージンの減少による短絡発生の問題を解決している。
図２及び図３は、従来技術による半導体装置のコンタクトホールの形成方法の問題点を説明するための断面図である。図２及び図３は、図１のａ−ａ’に沿って見た断面図である。
図２を参照すると、シャロートレンチ素子分離（ＳＴＩ）のような一般の素子分離工程で半導体基板１０上に素子分離領域を形成してアクティブ領域を定義する。その後、前記基板１０上にワードラインに提供されるゲート電極及びソース/ドレーン領域を含むＭＯＳトランジスタを形成する。前記ＭＯＳトランジスタが形成された基板１０の全面に酸化物で構成された第１層間絶縁膜２０を形成した後、化学機械的研磨（ＣＭＰ）工程又はエッチバック工程によって前記第１層間絶縁膜２０を平坦化する。その後、窒化物に対して高い選択比を有するエッチング条件で前記第１層間絶縁膜２０をエッチングして前記ゲート電極に対して自己整列されかつ前記ソース/ドレーン領域を露出させるコンタクトホールを形成する。
前記第１層間絶縁膜２０及びコンタクトホール上にドッピングされたポリシリコン層を蒸着した後、化学機械的研磨（ＣＭＰ）工程又はエッチバック工程を通じて前記ポリシリコン層をノード分離して前記ソース/ドレーン領域と接触するＳＡＣパッド２２ａ、２２ｂを形成する。
続いて、前記第１層間絶縁膜２０及び前記ＳＡＣパッド２２ａ、２２ｂ上に酸化物で構成された第２層間絶縁膜２４を約１０００〜３０００Åの厚さで蒸着した後、化学機械的研磨（ＣＭＰ）工程又はエッチバック工程で前記第２層間絶縁膜２４を平坦化する。一般のフォトリソグラフィ工程によって前記第２層間絶縁膜２４を部分的にエッチングしてドレーン領域上のＳＡＣパッド２２ｂを露出させるビットラインコンタクトホール２５を形成した後、前記ビットラインコンタクトホール２５及び第２層間絶縁膜２４上にチタニウム/チタニウム窒化物（Ｔｉ/ＴｉＮ）で構成された障壁金属層２６及び約４００〜８００Å程度の厚さを有するタングステン又はタングステンシリサイド層を含むビットライン用導電層２７を形成し、その上に窒化物を約１０００〜３０００Å程度の厚さで蒸着してビットラインマスク層２８を形成する。その後、フォトリソグラフィ工程で前記ビットラインマスク層２８及び導電層２６、２７をエッチングして第１導電層２６、２７及びビットラインマスク層２８で構成されたビットライン３０を形成する。ここで、前記ビットラインマスク層２８は、ストレージノードコンタクトホールを形成するための後続のエッチング工程の時、ビットライン３０とストレージノードコンタクトホールとの間の絶縁間隔（これをショルダーと称する）を広めるために、一般に２０００Å以上の厚さで厚く形成する。
続いて、前記ビットライン３０及び第２層間絶縁膜２４上に後続工程で形成される第３層間絶縁膜に対してエッチング選択比を有する物質、例えば、窒化物を蒸着し、これを異方性エッチングして前記ビットライン３０の側面にビットラインスペーサ３２を形成する。このように、ビットライン３０のパターニング直後、窒化物で構成されたビットラインスペーサ３２を形成するためのエッチング工程を進行するので、同じ窒化物で構成されたビットラインマスク層２８の表面が一部分損失（ｌｏｓｓ）される。
続いて、前記結果物の全面にＢＰＳＧ（ｂｏｒｏｐｈｏｐｈｏｓｉｌｉｃａｔｅ ｇｌａｓｓ）、ＵＳＧ（ｕｎｄｏｐｅｄ ｓｉｌｉｃａｔｅ ｇｌａｓｓ）、ＨＤＰ（ｈｉｇｈ ｄｅｎｓｉｔｙ ｐｌａｓｍａ）酸化物又はＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｅｒ ｄｅｐｏｓｉｔｉｏｎ）酸化物で構成された第３層間絶縁膜３４を蒸着した後、化学機械的研磨工程（ＣＭＰ）又はエッチバック工程で前記第３層間絶縁膜３４を平坦化する。
図３を参照すると、フォトリソグラフィ工程で前記第３層間絶縁膜３４上にストレージノードコンタクトホール領域を限定するエッチングマスクパターン４０を形成した後、窒化物で構成されたビットラインスペーサ３２に対して高いエッチング選択比を有するエッチングガスで前記第３層間絶縁膜３４及び 第２層間絶縁膜２４を乾式エッチングして前記ソース領域上のＳＡＣパッド２２ａを露出するストレージノードコンタクトホール５０を形成する。
続いて、前記フォトレジストパターンを除去した後、前記ストレージノードコンタクトホール５０の内部にドッピングされたポリシリコンで構成された第２導電層を蒸着し、ＣＭＰ又はエッチバック工程で前記第２導電層をノード分離してストレージノードコンタクトパッド３８を形成する。
前述した従来方法によると、ＳＡＣ工程のマージンを確保するために、窒化物で構成されたビットラインマスク層２８の厚さを増加すべきであるので、ビットライン３０の高さが高くなるようになる。反面、パターンのデサインのルールが０．１μｍ以下に減少することによってビットライン３０とビットライン３０との間の間隔が減るようになるので、ビットライン３０のアスペクト比が増加するようになる。また、ビットライン３０の側面にビットラインスペーサ３２が形成されている状態で第３層間絶縁膜３４を蒸着すると、ビットライン３０の間の間隔が更に減るようになってビットライン３０のアスペクト比が更に増加するようになる。
また、ＳＡＣ工程のマージンを確保するために、ビットラインマスク層２８の厚さを増加させると、ビットラインパターニングのためのフォトレジスト膜の厚さも増加すべきである。この場合、フォトレジスト膜の倒れによるビットライン３０のリフティング（ｌｉｆｔｉｎｇ）が発生するようになる。即ち、フォトリソグラフィマスクがＳで表示された幅だけミスアラインメントが発生すると、前記ＳＡＣパッド２２ａとの接触面積はＷ１からＷ２に減るようになってストレージノードコンタクトの抵抗が増加する問題がある。
一方、前述した従来方法による場合、形成されるコンタクトホールは断面が座右対称の形状を有する。
図４は、従来技術によって製造された半導体装置を説明するための断面図であり、図５は、図１の‘Ａ’部分を拡大した平面図である。
図４を参照すると、従来のセルフアラインコンタクト形状方法による場合、コンタクトホールを囲むビットラインの形状は互いに対称の断面形状を有しているので、コンタクトホール及びコンタクトホールを満たす導電体の形状やはり対称の断面形状を有する。即ち、図５を参照すると、エッチングマスクパターン４０、スペーサ３２をマスクにする場合、それぞれのコンタクトホールは円型の形状を有し、隣接する一対のコンタクトホールはミスアラインメントが発生しない場合、互いに対称の関係にある。
このような問題点を解決するために、即ち、大韓民国登録特許第３６６６２１号にはダミー絶縁層パターンを利用して電気的な短絡が発生することを防止し、コンタクトホールがオープンされないことを防止し、半導体素子の高集積化に対するフォトリソグラフィ工程での誤整列マージンを確保することができる導電性コンタクトの製造方法が開示されている。
しかし、前述した方法による場合、その工程が複雑なので半導体装置の単位時間当たり処理量（ｔｈｒｏｕｇｈｐｕｔ）が不良し、最近注目を浴びている斜め型の活性領域を有する半導体基板に対する適用のための具体的な技術的な構成については言及していない。従って、デザインルール（ｄｅｓｉｇｎ ｒｕｌｅ）が０．１μｍ以下であり、ビットラインに対して斜め型活性領域を有する半導体装置において、ストレージノードコンタクト形成の時に、ミスアラインメントマージン（ｍｉｓ−ａｌｉｇｎｍｅｎｔ ｍａｒｇｉｎ）を十分確保して次世代デバイスの製造工程に対して競争力を有することができる半導体装置の製造方法の開発が要請される。
本発明の第１目的は、高いアスペクト比を有するコンタクトを含む多層構造において十分なサイズを確保して顕著に減少された抵抗を有するコンタクトを含む半導体装置を提供することにある。
本発明の第２目的は、斜め型活性領域を有する半導体装置においてコンタクト形成の時に要求されるミスアラインメントマージンを十分確保して要求されるサイズを有するコンタクトホールの形成方法を提供することにある。
本発明の第３目的は、前述したコンタクトホールの形成方法を利用してコンタクトのアスペクト比が高い多層構造において大きく減少されたコンタクトを含む半導体装置の製造方法を提供することにある。
前述した本発明の第１目的を達成するために、本発明の一実施例による半導体装置は、コンタクト領域が形成された活性領域を有する基板と、前記基板上に形成された絶縁膜と、前記絶縁膜上に位置し、第１導電層及び両側上部の角に第１エッチング浸食部を有する第１マスク層を具備する第１配線と、前記絶縁膜上に前記第１配線の一側に位置し、第２導電層及び前記第１配線に対向する上部の角に第２エッチング浸食部を有する第２マスク層を具備する第２配線と、前記絶縁膜上に前記第１配線の他側に位置し、第３導電層及び第３マスク層を具備する第３配線と、前記第１配線、第２配線、及び第３配線の側壁にそれぞれ形成された第１スペーサ、第２スペーサ、及び第３スペーサと、前記第１スペーサと前記第２スペーサとの間、及び前記第１スペーサと前記第３スペーサとの間の前記絶縁膜をそれぞれ貫通して前記コンタクト領域に接触される第１導電体及び第２導電体と、を含む。ここで、前記活性領域は、前記第１乃至第３配線に対して斜め方向に沿って形成される。また、前記第３マスク層は、前記第１配線に対向する上部の角に第３エッチング浸食部を有し、この時、前記第２エッチング浸食部と前記第３エッチング浸食部は前記第１配線を中心に互いに対称的な形状を有する。例えば、前記第１エッチング浸食部は凸な形状を有し、前記第２及び前記第３エッチング浸食部はそれぞれ凹んだ形状を有する。
また、前述した本発明の第１目的を達成するために、本発明の他の実施例による半導体装置は、第１コンタクト領域及び第２コンタクト領域を含み、互いに隣接する第１及び第２活性領域を有する基板と、前記基板上に形成された絶縁膜と、前記絶縁膜上に位置し、第１導電層及び両側上部の角に第１エッチング浸食部を有する第１マスク層を具備する第１配線と、前記絶縁膜上に前記第１配線の一側に位置し、第２導電層及び前記第１配線に対向する上部の角に第２エッチング浸食部を有する第２マスク層を具備する第２配線と、
前記絶縁膜上に前記第１配線の他側に位置し、第３導電層及び第３マスク層を具備する第３配線と、前記第１配線の両側壁に形成された第１及び第２スペーサと、前記第１配線の一側壁に形成された前記第１スペーサに対向して前記第２配線の側壁に形成され、前記第１スペーサと共に自己整列されて前記第１活性領域の第１コンタクト領域を露出させる第３スペーサと、前記第１配線の他側壁に形成された前記第２スペーサに対向して前記第３配線の側壁に形成され、前記第２スペーサと共に自己整列されて前記第２活性領域の第２コンタクト領域を露出させる第４スペーサと、前記第１スペーサと前記第３スペーサとの間の前記第１活性領域の第１コンタクト領域に接触する第１導電体と、前記第２スペーサと前記第４スペーサとの間の前記第２活性領域の第２コンタクト領域に接触する第２導電体と、を含む。この場合、前記第１及び第２導電体の上面の平面形状は互いに対称的な一対の半円型又は半楕円型に近い形状を有する。また、前記第１乃至第３配線は、互いに平行に形成され、前記第１及び第２活性領域は、それぞれ長さの方向と幅の方向を有するように形成され、前記第１乃至第３配線と前記第１及び第２活性領域の長さの方向は、鋭角を形成するようになる。
また、前述した本発明の第１目的を達成するために、本発明のまた他の実施例による半導体装置は、コンタクト領域をそれぞれ含む活性領域を有する基板と、前記基板上に形成される絶縁膜と、前記絶縁膜上に前記活性領域に対して斜め方向に沿って形成される第１配線と、前記絶縁膜上に前記第１配線の両側に前記活性領域に対して斜め方向に沿って形成される一対の第２配線と、前記第１配線及び第２配線の側壁にそれぞれ形成された第１スペーサ及び第２スペーサと、前記第１スペーサと前記第２スペーサとの間の前記絶縁膜を貫通して、隣接する前記活性領域のコンタクト領域にそれぞれ接触する一対の導電体と、を含む。
また、前述した本発明の第１目的を達成するために、本発明のまた他の実施例による半導体装置は、コンタクト領域を含む形成された活性領域を有する基板と、前記コンタクト領域に接触する第１ストレージノードコンタクトパッドと、前記第１ストレージノードコンタクトパッド及び前記基板上に形成された層間絶縁膜と、前記層間絶縁膜上に形成され、第１ビットライン導電層及び両側上部の角に第１エッチング浸食部を有する第１ビットラインマスク層を具備する第１ビットラインと、前記層間絶縁膜上に前記第１ビットラインの一側に位置し、第２ビットライン導電層及び前記第１エッチング浸食部に対向して上部の角に第２エッチング浸食部を有する第２ビットラインマスク層を具備する第２ビットラインと、前記層間絶縁膜上に前記第１ビットラインの他側に位置し、第３ビットライン導電層及び第３ビットラインマスク層を含む第３ビットラインと、前記第１ビットライン、第２ビットライン、及び第３ビットラインの側壁にそれぞれ形成された第１スペーサ、第２スペーサ、及び第３スペーサと、前記第１スペーサと第２スペーサとの間、及び前記第１スペーサと第３スペーサとの間の前記層間絶縁膜をそれぞれ貫通して前記第１ストレージノードコンタクトパッドにそれぞれ接触する第２ストレージノードコンタクトパッドと、を含む。
また、前述した本発明の第１目的を達成するために、本発明のまた他の実施例による半導体装置は、第１コンタクト領域及び第２コンタクト領域を含み、互いに隣接する第１及び第２活性領域を有する基板と、前記第１及び第２コンタクト領域にそれぞれ接触する第１ストレージノードコンタクトパッドと、前記第１ストレージノードコンタクトパッド及び前記基板上に形成された層間絶縁膜と、
前記層間絶縁膜上に位置し、第１ビットライン導電層及び両側上部の角に第１エッチング浸食部を有する第１ビットラインマスク層を具備する第１ビットラインと、前記層間絶縁膜上に前記第１配線の一側に位置し、第２ビットライン導電層及び前記第１エッチング浸食部に対向する上部の角に第２エッチング浸食部を有する第２ビットラインマスク層を具備する第２ビットラインと、前記層間絶縁膜上に前記第１ビットラインの他側に位置し、第３ビットライン導電層及び第３ビットラインマスク層を具備する第３ビットラインと、前記第１ビットラインの両側壁に形成された第１及び第２スペーサと、前記第１ビットラインの一側壁に形成された前記第１スペーサに対向して前記第２ビットラインの側壁に形成され、前記第１スペーサと共に自己整列されて前記第１コンタクト領域に接触される前記第１ストレージノードコンタクトパッドを露出させる第３スペーサと、前記第１ビットラインの他側壁に形成された前記第２スペーサに対向して前記第３ビットラインの側壁に形成され、前記第２スペーサと共に自己整列されて前記第２コンタクト領域に接触される第１ストレージノードコンタクトパッドを露出させる第４スペーサと、前記第１スペーサと前記第３スペーサとの間、及び前記第２スペーサと前記第４スペーサとの間の第１ストレージノードコンタクトパッドにそれぞれ接触する第２ストレージノードコンタクトパッドと、を含む。
前述した本発明の第２目的を達成するために、本発明の一実施例によると、コンタクト領域を含む複数の活性領域が形成された基板を提供する段階と、前記基板上に下部構造物を形成する段階と、
前記下部構造物上に前記活性領域に対して斜め方向に沿って配線構造物を形成する段階と、前記配線構造物を自己整列マスクとして用いて前記下部構造物をエッチングして隣接する前記活性領域に形成された一対の前記コンタクト領域を併合して露出させる段階を通じてコンタクトホールを形成する。
前述した本発明の第３目的を達成するために、本発明の一実施例によると、基板に形成された活性領域にコンタクト領域を形成する段階と、前記コンタクト領域が形成された基板上に層間絶縁膜を形成する段階と、前記コンタクト領域の間の前記層間絶縁膜上に前記活性領域に対して斜め方向に沿って配線を形成する段階と、前記配線の側壁にそれぞれスペーサを形成する段階と、前記スペーサの間の前記層間絶縁膜を除去して隣接する前記活性領域に形成された一対の前記コンタクト領域を併合して露出させるコンタクトホールを形成する段階と、を含むことを特徴とする半導体装置の製造方法が提供される。
また、前述した本発明の第３目的を達成するために、本発明の他の実施例によると、基板に形成された活性領域にそれぞれコンタクト領域を形成する段階と、前記コンタクト領域にそれぞれ接触する第１コンタクトパッドを形成する段階と、前記第１コンタクトパッド及び前記基板上に第１層間絶縁膜を形成する段階と、前記第１コンタクトパッドの間の第１層間絶縁膜上に前記活性領域に対して斜め方向に沿って位置し、それぞれビットライン導電層及び前記ビットライン導電層上に形成されたビットラインマスク層を含むビットラインを形成する段階と、前記ビットラインの側壁にそれぞれスペーサを形成する段階と、前記ビットライン及び前記スペーサが形成された前記第１層間絶縁膜上に第２層間絶縁膜を形成する段階と、前記第２層間絶縁膜及び第１層間絶縁膜を除去して隣接する前記活性領域に形成された一対の前記第１コンタクトパッドを併合して露出させるコンタクトホールを形成する段階と、を含む半導体装置の製造方法が提供される。
また、前述した本発明の第３目的を達成するために、本発明のまた他の実施例によると、基板に形成された活性領域にストレージノードコンタクト領域とビットラインコンタクト領域を形成する段階と、前記ストレージノードコンタクト領域にそれぞれ接触する第１コンタクトパッド及び前記ビットラインコンタクト領域に接触する第２コンタクトパッドを形成する段階と、前記第１コンタクトパッド及び前記第２コンタクトパッドが形成された前記基板上に第１層間絶縁膜を形成する段階と、前記第２コンタクトパッド上の第１層間絶縁膜を貫通して前記第２コンタクトパッドを露出させるコンタクトホールの内部に前記第２コンタクトパッドと接触する第３コンタクトパッドを形成する段階と、前記第３コンタクトパッド上、前記第１コンタクトパッド間の前記第１層間絶縁膜上及び前記第１コンタクトパッドと前記第２コンタクトパッドとの間の前記第１層間絶縁膜上を通過するビットラインを形成する段階と、前記ビットラインの側壁にスペーサを形成する段階と、前記ビットラインが形成された第１層間絶縁膜上に第２層間絶縁膜を形成する段階と、前記第２層間絶縁膜及び前記第１層間絶縁膜を除去して隣接する前記活性領域に形成された一対の第１コンタクトパッドを同時に露出させるストレージ電極コンタクトホールを形成する段階と、前記ストレージノードコンタクトホールの内部に前記第１コンタクトパッドと接触する第４コンタクトパッドを形成する段階と、前記第４コンタクトパッド上にストレージ電極、誘電層、及びプレート電極を順次形成する段階と、を含む半導体装置の製造方法が提供される。
本発明によると、隣接する活性領域を併合してオープンするためのコンタクトホールを同時に形成し、前記コンタクトホール内にストレージノードコンタクトを形成することで、フォトリソグラフィマスク及びそれによるコンタクトのミスアラインメントマージンを簡単な方法で十分に確保することができる。これによって、たとえキャパシタ構造物が高い縦横比を有する場合でも十分なミスアラインメントマージンが確保されて、０．１μｍ以下のデザインルールを有する次世代デバイスの製造工程に対して競争力を有することができるコンタクトを形成することができ、結局半導体装置の信頼性及び半導体製造工程の収率を向上させることができる。
以下、添付した図面を参照して本発明の望ましい実施例によるコンタクトホールの形成方法、半導体装置及びこれの製造方法を詳細に説明するが、本発明が下記の実施例によって制限されるか限定されるものはない。
本発明によると、まず、十分なコンタクトミスアラインメントマージンを有する半導体装置が提供される。本発明の具体的な実施例による半導体装置を詳述する前に、本発明による半導体装置が形成される基板を探る。後述する本発明の多様な実施例は一般の基板にも適用することができるが、特に本発明は、斜め型活性領域（ｄｉａｇｏｎａｌ ａｃｔｉｖｅ ｒｅｇｉｏｎ）を具備する半導体基板に適用する場合に更に有用である。
図６は、本発明の一実施例によって斜め型活性領域を含む半導体装置の平面図を図示したものである。
図６を参照すると、本発明による半導体装置は、半導体基板上に準備された活性領域１１１に対して斜め方向に沿って形成されたワードライン１１３とビットライン１１５、活性領域１１１とストレージ電極の連結のためのストレージノードコンタクトホール１５０、そして活性領域１１１とビットライン１１５との連結のためのビットラインコンタクト１１７を含む。
本発明による半導体装置の製造において、下部の斜め型活性領域１１１（又は活性領域１１１上に形成されたコンタクトパッド）に接触するコンタクトの形成時に十分なミスアラインメントマージンを確保するために、図１に図示されたものとは違って、二つの隣接する活性領域１１１のコンタクト領域を併合して同時に漏出させるストレージノードコンタクトホール１５０が形成される。ここで、ビットライン１１５及びその他の層間絶縁膜（ＩＬＤ）を形成する工程は従来知られた方法によって遂行され、ただ、ストレージノードコンタクトホール１５０の形成段階でエッチングマスクを改善して、後続形成されるストレージ電極のために隣接する二つの活性領域１１１に形成されている一対のコンタクト領域を同時に露出させるストレージノードコンタクトホールを形成する。
以下、本発明の一実施例による半導体装置を図面を参照して詳細に説明する。
以下の断面図は、図６の半導体装置をワードライン１１３と並んだｂ−ｂ’に沿って見た断面図であって、断面図上にゲート電極などの一部構造物は図示しない。
図７は、本発明の一実施例による半導体装置を説明するための断面図を図示したものである。
図７を参照すると、本実施例による半導体装置は、基板１００、基板１００上に形成された絶縁膜１１０及び両側上部の角に第１エッチング浸食部２２９ａを有する第１マスク層２２８ａを含む第１配線２３１を具備する。また、本実施例による半導体装置は、第１配線２３１の一側に位置し、第２エッチング浸食部２２９ｂを有する第２マスク層２２８ｂを含む第２配線２３２、そして第１配線２３１の他側に位置し、第３エッチング浸食部２２９ｃを有する第３マスク層２２８ｃを含む第３配線２３３を具備する。
一方、第１配線２３１、第２配線２３２及び第３配線２３３の側壁にはそれぞれ第１スペーサ２４１、第２スペーサ２４２及び第３スペーサ２４３が形成され、活性領域１１１のコンタクト領域１０５にそれぞれ接触される第１導電体２５１及び第２導電体２５２が提供される。ここで、第１配線２３１の両側壁に第１及び第２スペーサが形成され、第２配線２３２の一側壁に第３スペーサが形成され、第３配線２３３の一側壁に第４スペーサが形成されることができる。
本実施例による半導体装置は、コンタクト領域１０５を含む活性領域１１１が形成された基板１００を具備する。
シャロートレンチ素子分離（ＳＴＩ）やシリコン部分酸化法（ＬＯＣＯＳ）のような一般の素子分離工程で半導体基板１００上に素子分離膜を形成して活性領域１１１及びフィルド領域を定義する。前記活性領域１１１は例えば、バー（ｂａｒ）の形状がトラック（ｔｒａｃｋ）の形状で形成され、第１配線２３１、第２配線２３２及び第３配線２３３は活性領域１１１に対して斜め方向に沿って形成される。この時、第１乃至第２配線２３１，２３２，２３３は互いに平行に配置される。
前記コンタクト領域１０５は、例えば、半導体基板１００の活性領域１１１にイオン注入（ｉｏｎ ｉｍｐｌａｎｔａｔｉｏｎ）工程で不純物を注入した後、熱処理工程を遂行して活性領域１１１に形成され、ＭＯＳトランジスタのソース領域又はドレーン領域に該当する。
前記基板１００上に形成される絶縁膜１１０は、ＢＰＳＧ、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）、ＵＳＧ（Ｕｎｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）酸化物又はＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｅｒ Ｄｅｐｏｓｉｔｉｏｎ）酸化物で構成される。望ましくは、化学機械的研磨（ＣＭＰ）工程、エッチバック工程又はこれを組み合わせた工程を利用して前記絶縁膜１１０を平坦化する。
前記絶縁膜１１０上に形成される第１配線２３１は、第１導電層２６６ａ、２２７ａ及び第１導電層２２６ａ、２２７ａ上に形成される第１マスク層２２８ａを含む。ここで、第１導電層２２６ａ、２２７ａは単一層で構成されることもできるが、必要によってポリシリコン層２２６ａ及び前記ポリシリコン層２２６ａ上に形成されたタングステンなどの金属シリサイド層２２７ａで構成される。また、第１導電層２２６ａ、２２７ａは、タングステン、チタニウム、チタニウム窒化物、アルミニウム、銅又はモリブデンなどの金属を適切に組み合わせた第１金属層２２６ａ及び前記第１金属層２２６ａ上に形成された第２金属層２２７ａを含む複合層で構成されることもできる。
前記第１マスク層２２８ａは、両側上部の角に第１エッチング浸食部２２９ａを有する。第１エッチング浸食部２２９ａの形態的特性及び第２エッチング浸食部２２９ｂとの違いは後述する。前記第１マスク層２２８ａは下地膜である絶縁膜１１０に対してエッチング選択比を有する物質で形成され、例えば、窒化物を用いることができる。
前記絶縁膜１１０上には、第１配線２３１の一側に所定間隔を介在して第２配線２３２が形成される。
前記第２配線２３２は、第２導電層２２６ｂ、２２７ｂ及び第１配線２３１の第１エッチング浸食部２２９ａに対向する上部の角に第２エッチング浸食部２２９ｂを有する第２マスク層２２８ｂを含む。前記第２導電層２２６ｂ、２２７ｂは、前述した第１導電層２２６ａ、２２７ａと同じ種類の物質を使用し、同じ方法で形成する。
図６を参照したように、本発明の一実施例による半導体装置において、コンタクトホール１５０は、活性領域１１１のコンタクト領域を個別的に露出させるのではなく、隣接する活性領域１１１に形成された一対のコンタクト領域を併合して露出させる。この時、前記コンタクトホール１５０を形成するためのエッチングマスクパターンは前記第１配線２３１上には形成されず、第２配線２３２及び第３配線２３３上にだけ形成されるので、第１配線２３１と第２及び第３配線２３２、２３３は互いにエッチングされた形状が相違になる。即ち、コンタクトホール１５０を形成するためのエッチング工程を進行するうちに、その上部に前記エッチングマスクパターンが存在する第２及び第３配線２３２、２３３は、第２及び第３スペーサ２４２、２４３を含んだ側壁の一部がネガティブ（ｎｅｇａｔｉｖｅ）傾斜を有するようにエッチングされる反面、前記エッチングマスクパターンが存在しない第１配線２３１はその上面からエッチングが進行され、第１スペーサ２４１を含む両側壁がポジティブ（ｐｏｓｉｔｉｖｅ）傾斜を有するようにエッチングされる。具体的に、図７に図示されたように、第１マスク層２２８ａに形成された第１エッチング浸食部２２９ａは実質的にポジティブ傾斜を有する凸な形状に形成され、第２マスク層２２８ｂに形成された第２エッチング浸食部２２９ｂはネガティブ傾斜を有する凹んだ形状に形成される。また、第３マスク層２２８ｃに形成された第３エッチング浸食部２２９ｃも第２エッチング浸食部２２９ｂに対応してネガティブ傾斜を有する凹んだ形状に形成される。従って、第１エッチング浸食部２２９ａと第２及び第３エッチング浸食部２２９ｂ、２２９ｃは互いに相違な傾斜方向及び傾斜度を有するように形成される。
図８は、図６に図示した半導体装置のうち、‘Ｂ’部分を拡大した平面図である。
図６及び図８を参照すると、本実施例による半導体装置に形成されるコンタクトホール１５０は図５に図示された従来方法によるコンタクトホールより図面符号２５０に表示しただけ広く活性領域１１１のコンタクト領域を露出させる。このようなコンタクトホール１５０に導電体を満たしてコンタクトを形成するようになると、コンタクト抵抗が減って良好な電気的な特性を有する半導体装置を製造することができるようになる。コンタクトホール１５０乃至はコンタクトホール１５０に満たされる導電体の構造的な面からも図５に図示された従来発明の場合、円型である二つのコンタクトホールが形成されるが、本発明による半導体装置は隣接する活性領域１１１のコンタクト領域を同時に露出させる半円型又は楕円型に近い二つのコンタクトホールが形成される。但し、前記フォトリソグラフィマスクパターンが前記第１配線２３１を正中央にして位置しないと、形成される二つのコンタクトホールの模様は対称型にならないようになる。
前記絶縁膜１１０上に形成される第３配線２３３は、前記第１配線２３１の他側に所定の間隔を介在して位置する。
前記第３配線２３３は、第１配線２３１を中心に前記第２配線２３２の反対側に位置する。また、第３配線２３３は、第３導電層２６６ｃ、２６７ｃ及び第３マスク層２２８ｃを含む。第３導電層２６６ｃ、２６７ｃは、前述した第１導電層２２６ａ、２２７ａと同じ種類の物質を用いて、同じ方法で形成する。
前述したように、前記第３マスク層２２８ｃにも第３エッチング浸食部２２９ｃが形成されることができる。即ち、前記フォトリソグラフィマスクパターンが前記第１配線２３１を中心にして第１配線２３１を完全に露出させるように位置すると、第２エッチング浸食部２２９ｂと対称される形態に第３マスク層２２８ｃに第３エッチング浸食部２２９ｃが形成される。第３配線２３３に第３エッチング浸食部２２９ｃが形成される場合、第２配線２３２の第２エッチング浸食部２２９ｂと同じく第１配線２３１の第１エッチング浸食部２２９ａとはその形態が相違になる。具体的に、図７及び図８に図示したように、第１マスク層２２８ａに形成された第１エッチング浸食部２２９ａは一般にポジティブ傾きを有する凸な形状であり、第３マスク層２２８ｃに形成された第３エッチング浸食部２２９ｃはネガティブ傾きを有する凹んだ形状である。従って、第１エッチング浸食部２２９ａ及び第３エッチング浸食部２２９ｃは互いに相違な傾斜方向及び傾斜度を有する。
また、本実施例による半導体装置は、前記第１配線２３１、第２配線２３２及び第３配線２３３の側壁にそれぞれ形成された第１スペーサ２４１、第２スペーサ２４２及び第３スペーサ２４３を含む。
前記第１乃至第３スペーサ２４１、２４２、２４３は、前記絶縁膜１１０に対してエッチング選択比を有する物質で構成され、例えば、窒化物で構成される。第１乃至第３スペーサ２４１、２４２、２４３は自己整列コンタクトホールの形成のためのマスクの役割をする。
前記コンタクトホール内には、第１導電体２５１及び第２導電体２５２がそれぞれ形成される。
前記第１導電体２５１は前記第１スペーサ２４１と第２スペーサ２４２との間の絶縁膜１１０を貫通して活性領域１１１のコンタクト領域１０５に接触する。一方、第２導電体２５２は、前記第１スペーサ２４１と第３スペーサ２４３との間の絶縁膜１１０を貫通して活性領域１１１のコンタクト領域１０５に接触する。即ち、第１及び第２導電体２５１はそれぞれ互いに隣接する活性領域１１１のコンタクト領域１０５にそれぞれ接触される。
前記第１及び第２導電体２５１、２５２は、図６に図示したコンタクトホール１０５を導電物質で満たした後、これをエッチングして分離したものであって、前述した第１乃至第３配線２３１、２３２、２３３の形状及びそれによって定義されるコンタクトホールの模様によってその形態が決定される。即ち、前記第１導電体２５１の上面やはり半円型乃至半楕円型に近い形状を有し、従来発明による場合より、図８の図面番号２５０に表示した面積の分だけコンタクト領域１０５との接触面積が広くなる。また、前述したように、第１導電体２５１及び第２導電体は同じ活性領域１１１に形状されるものではなく、隣接する互いに異なる活性領域１１１のコンタクト領域１０５に接触する。
本発明による他の実施例によると、十分なコンタクトミスアラインメントマージンを有する半導体装置が提供される。本実施例によると、図６に図示された構造を有する基板、即ち、活性領域１１１と配線１１３、１１５が斜め方向に沿って配置された基板を利用して一回の工程で隣接する活性領域１１１の二つのコンタクト領域を併合して露出させるコンタクトホール１５０を有する半導体装置である。
図６及び図７を参照すると、本実施例による半導体装置は、コンタクト領域１０５を含む活性領域１１１が形成された基板１００、基板１００上に形成された絶縁膜１１０、活性領域１１１に対して斜め方向に位置する第１配線２３１、第１配線２３１を間に置いて活性領域１１１に対して斜め方向に沿って位置する一対第２配線２３２、２３３を具備する。その他、第１スペーサ２４１及び第２スペーサ２４２、２４３と隣接する活性領域１１１に形成されたコンタクト領域１０５にそれぞれ接触する一対の導電体２５１、２５２を含む。
本実施例による半導体装置は、コンタクト領域１０５が形成されている活性領域１１１を含む基板１００と基板１００上に形成された絶縁膜１１０を具備する。前記基板１００、活性領域１１１及びコンタクト領域１０５は前述したように同じ方法で形成する。
また、絶縁膜１１０上には活性領域１１１に対して斜め方向に第１配線２３１が位置する。第１配線２３１は、前述した実施例の第１配線と同じ材質と方法で形成されることができる。即ち、第１配線２３１は、導電層２２６ａ、２２７ａ及び前記導電層上に形成されたマスク層２２８ａを含む。そして、前記第１配線のマスク層２２８ａの両側上部の角に第１エッチング浸食部２２９ａが形成されることができる。また、第１配線２３１が活性領域１１１に対して斜め方向に形成されるので、漏洩電流が減少してセル電流（ｃｅｌｌ ｃｕｒｒｅｎｔ）が増加する効果がある。従って、良好な物性を有する半導体装置を製造することができる。
また、本実施例による半導体装置は、一対の第２配線２３２、２３３を含む。前記第２配線２３２、２３３は絶縁膜１１０上に第１配線２３１を間に置いて前記活性領域１１１に対して斜め方向に位置する。第２配線２３２、２３３は導電層２２６ｂ、２２７ｂ、２２６ｃ、２２７ｃ及び導電層２２６ｂ、２２７ｂ、２２６ｃ、２２７ｃ上に形成されたマスク層２２８ｂ、２２８ｃを含む。第２配線２３２、２３３のマスク層２２８ｂ、２２８ｃのうち、少なくともいずれか一つが第１配線２３１に対向する上部の角に第２エッチング浸食部２２９ｂ、２２９ｃを有することができる。この時、第１エッチング浸食部２２９ａの傾斜度と前記第２エッチング浸食部２２９ｂ、２２９ｃの傾斜度及びその形態は互いに相違である。
前記第１配線２３１及び第２配線２３２、２３３の側壁にはそれぞれ第１スペーサ２４１及び第２スペーサ２４２，２４３が形成される。一方、本実施例による半導体装置は一対の導電体２５１、２５２を含む。前記一対の導電体２５１、２５２は、それぞれ第１スペーサ２４１と第２スペーサ２４２、２４３との間の絶縁膜１１０を貫通して、隣接する活性領域１１１に形成されたコンタクト領域１０５に接触する。即ち、本実施例によると同じ活性領域１１１に形成された複数のコンタクト領域１０５ではなく、隣接する互いに異なる活性領域１１１に属しているコンタクト領域１０５を併合し漏出させて形成されたコンタクトホールに導電物質を満たして一対の導電体２５１、２５２を形成する。
前記一対の導電体２５１、２５２は、図６のコンタクトホール１５０を導電物質で満たした後、エッチングして分離したものであって、前述した第１又は第２配線２３１、２３２、２３３の模様及びそれによって定義されるコンタクトホールの模様によってその形態が決定される。即ち、前記導電体２５１、２５２のうち、少なくともいずれか一つの上面は半円型又は半楕円型に近い形状を有し、従来発明による場合より図８の図面符号２５０で表示した面積の分だけコンタクト領域１０５との接触面積が広くなる。
本発明の他の実施例によると、十分なコンタクトミスアラインメントマージンを有する半導体装置が提供される。
図９は、本発明のまた他の実施例による半導体装置を説明するための断面図である。
図９を参照すると、本実施例による半導体装置は、コンタクト領域１０５が形成された活性領域を有する基板１００を具備する。前記コンタクト領域１０５にそれぞれ接触する第１ストレージノードコンタクトパッド３２２が形成される。ここで、第１ストレージノードコンタクトパッド３２２は、いわゆるランディングパッド（ｌａｎｄｉｎｇ ｐａｄ）とも称される。これはコンタクトホールのアスペクト比（ａｓｐｅｃｔ ｒａｔｉｏ）を減少させ、コンタクトのノットオープン（ｎｏｔ−ｏｐｅｎ）を防止し、後続形成されるストレージノードコンタクトパッドがプラグが接触することができる面積を増大させ、ミスアラインメントによる抵抗の増加を減少させるために用いられる構造である。
また、本実施例による半導体装置は層間絶縁膜１１０を含む。
前記層間絶縁膜１１０は第１ストレージノードコンタクトパッド３２２及び基板１００上に形成される。層間絶縁膜１１０は酸化物系列で形成した後、望ましくは化学機械的研磨（ＣＭＰ）工程、エッチバック工程又はこれを組み合わせた工程で平坦化する。
また、本実施例による半導体装置は第１ビットライン３３１を含む。
前記第１ビットライン３３１は、層間絶縁膜１１０上に位置し、第１ビットライン導電層３２６ａ、３２７ｂと第１ビットライン導電層３２６ａ、３２７ａ上の第１ビットラインマスク層３２８ａを含む。
前記第１ビットライン導電層３２６ａ、３２７ａは、単一導電層で構成されることもできるが、必要に応じて前述したように複合層で構成されることもできる。第１ビットラインマスク層３２８ａは、両側上部の角に第１エッチング浸食部３２９ａを有する。第１エッチング浸食部３２９ａの形態的特性及び第２エッチング浸食部３２９ｂとの違いは後述する。第１ビットラインマスク層３２８ａは絶縁膜１１０に対してエッチング選択比を有する物質、例えば、窒化物を用いて形成することができる。
前記層間絶縁膜１１０上には、所定間隔を介在して第１ビットライン３３１の一側に位置する第２ビットライン３３２が形成される。
第２ビットライン３３２は、第２ビットライン導電層３２６ｂ、３２７ｂ及び前記第１ビットラインに対向する上部の角に第２エッチング浸食部３２９ｂを有する第２ビットラインマスク層３２８ｂを含む。前述したように、第１ビットライン３３１と第２及び第３ビットライン３３２、３３３は、そのエッチングプロファイルが相違になる。具体的に、図９に図示されたように、第１ビットラインマスク層３２８ａに形成された第１エッチング浸食部３２９ａは一般の凸な形状であり、第２ビットラインマスク層３２８ｂに形成された第２エッチング浸食部３２９ｂは凹んだ形状である。従って、第１エッチング浸食部３２９ａ及び第２エッチング浸食部３２９ｂの傾斜方向及び傾斜度が互いに異なるようになる。
また、本実施例による半導体装置は、層間絶縁膜１１０上の第１ビットライン３３１の他側に位置する第３ビットライン３３３を含む。第３ビットライン３３３は、第１ビットライン３３１を中心に前記第２ビットライン３３２の反対側に位置する。また、第３ビットライン３３３は第３ビットライン導電層３２６ｃ、３２７ｃ及び第３ビットラインマスク層３２８ｃを含む。
前記第３ビットラインマスク層３２８ｃにも第３エッチング浸食部３２９ｃが形成されることができる。即ち、フォトリソグラフィマスクパターンが第１ビットライン３３１を中心に正中央に位置すると、第２エッチング浸食部３２９ｂと対称される形態に第３ビットラインマスク層３２８ｃに第３エッチング浸食部３２９ｃが形成されることができる。第３エッチング浸食部３２９ｃが形成される場合、第２エッチング浸食部３２９ｂと同じく第１エッチング浸食部３２９ａとはその形態及び形成されるコンタクトホールの横断面の模様が異なる。
具体的に、図９に図示されたように、第１ビットラインマスク層３２８ａに形成された第１エッチング浸食部３２９ａは一般の凸な形状であり、第３ビットラインマスク層３２８ｃに形成された第３エッチング浸食部３２９ｃは凹んだ形状である。従って、第１エッチング浸食部３２９ａ及び第３エッチング浸食部３２９ｃの傾斜方向及び傾斜度が互いに異なる。
また、本実施例の半導体装置は、第１ビットライン３３１、第２ビットライン３３２及び第３ビットライン３３３の側壁にそれぞれ形成された第１スペーサ３４１、第２スペーサ３４２及び第３スペーサ３４３を含む。ここで、第１乃至第３スペーサ３４１、３４２、３４３は、前記絶縁膜１１０に対してエッチング選択比を有する物質、例えば、窒化物で構成される。第１乃至第３スペーサ３４１、３４２、３４３は自己整列されたコンタクトホール形成のためのマスクの役割をする。
また、本実施例による半導体装置は、第２ストレージノードコンタクトパッド３５１及び第３ストレージノードコンタクトパッド３５２を有する。
前記第２ストレージノードコンタクトパッド３５１は、第１ビットラインスペーサ３４１と前記第２ビットラインスペーサ３４２との間の層間絶縁膜１１０を貫通して一つの活性領域のコンタクト領域１０５に接触し、第３ストレージノードコンタクトパッド３５２は、第１ビットラインスペーサ３４１と第３ビットラインスペーサ３４３との間の層間絶縁膜１１０を貫通して前記活性領域に隣接する活性領域のコンタクト領域１０５に接触する。即ち、第２ストレージノードコンタクトパッド３５１及び第３ストレージノードコンタクトパッド３５２は、隣接する互いに異なる活性領域のコンタクト領域１０５にそれぞれ接触する。
第２及び第３ストレージノードコンタクトパッド５３１、５３２は、図６のコンタクトホール１５０を導電物質で満たした後、エッチングして分離したものであって、前述した第１乃至第３ビットライン３３１、３３２、３３３の模様及びそれによって定義されるコンタクトホールの模様によってその形態が決定される。
また、本発明のまた他の実施例によると、十分なコンタクトミスアラインメントマージンを有する半導体装置が提供される。本実施例は、図６に図示された配置を有する基板、即ち、活性領域１１１と配線１１３、１１５が斜め方向に配置された基板を利用して一回の工程で隣接する活性領域の二つの第１ストレージノードコンタクトパッドを併合して露出させるコンタクトホールを有する半導体装置である。
図６及び図９を参照すると、本実施例による半導体装置は、コンタクト領域１０５を含む活性領域１１１を有する基板１００と前記コンタクト領域１０５に接触する第１ストレージノードコンタクトパッド３２２を含む。前記基板１００、活性領域１１１及びコンタクト領域１０５は、前述したように同じ方法で形成する。
また、本実施例による半導体装置は層間絶縁膜１１０を含む。
前記層間絶縁膜１１０は、第１ストレージノードコンタクトパッド３２２及び基板１００上に形成される。層間絶縁膜１１０は、酸化物系列で形成した後、望ましくは化学機械的研磨工程ＣＭＰ、エッチバック又はこれを組み合わせた工程で平坦化する。
また、前記層間絶縁膜１１０上に前記活性領域１１１に対して斜め方向に沿って位置する第１ビットライン３３１を含む。
前記第１ビットライン３３１のマスク層２２８ａには、両側上部の角に第１エッチング浸食部２２９ａが形成されることができる。また、前記第１配線２３１が活性領域１１１に対して斜めに形成されているので、漏洩電流が減少してセル電流が増加する効果がある。
また、本実施例による半導体装置は、一対のビットライン３３２、３３３を含む。第２ビットライン３３２、３３３は、層間絶縁膜１１０上に第１ビットライン３３１を間に置いて、前記活性領域１１１に対して斜め方向に沿って位置する。
前記第２ビットライン３３２、３３３のマスク層のうち、少なくともいずれか一つが第１ビットライン３３１に対向する上部の角に第２エッチング浸食部３２９ｂ、３２９ｃを有することができる。この時、前記第１エッチング浸食部３２９ａの傾斜度と前記第２エッチング浸食部３２９ｂ、３２９ｃの傾斜度及びその形態は互いに異なる。
また、第１ビットライン３３１及び第２ビットライン３３２、３３３の側壁にそれぞれ形成された第１スペーサ３４１及び第２スペーサ３４２、３４３を含む。
本実施例による半導体装置は一対の第２ストレージノードコンタクトパッド３５１、３５２を含む。即ち、本実施例による一対のストレージノードコンタクトパッド３５１、３５２は同じ活性領域１１１に形成された複数のコンタクト領域１０５ではなく、隣接する互いに異なる活性領域１１１に属している第１ストレージノードコンタクトパッド３５１、３５２を併合させて形成されたコンタクトホールに導電物質を満たして形成する。
また、本発明は、前述した半導体装置を製造するためのコンタクトホールの形成方法を提供する。
図１０乃至図１２は、本発明の一実施例によるコンタクトホールの形成方法を説明するための断面図を図示したものである。
図１０乃至図１２を参照すると、本実施例によるコンタクトホールの形成方法によると、コンタクト領域を含む活性領域が形成された基板及び下部構造物を形成した後、前記下部構造物上に配線構造物を形成する。続いて、前記配線構造物を自己整列マスクで一対の前記コンタクト領域を併合して漏出させる。
まず、本実施例によっては基板１００上に下部構造物４１０を形成する。
図１０を参照すると、前記基板１００にはコンタクト領域１０５を含む複数の活性領域が形成される。下部構造物４１０としては代表的に各種層間絶縁膜を挙げることができる。
続いて、下部構造物４１０が形成された基板１００上に配線構造物４３０を形成する。
図１１を参照すると、下部構造物４１０上に前記活性領域に対して斜め方向に沿って下部構造物４３０を形成する。前記配線構造物４３０は、例えば、導電層４２６、４２７と導電層４２６、４２７上に形成されるマスク層４２８を含む配線４３０、そして配線４３０の側壁に形成されたスペーサ４３３を含む。
前記マスク層４２８及びスペーサ４３３は、下部構造物４１０に対してエッチング浸食部選択比を有する。従って、マスク層４２８及びスペーサ４３３は自己整列の方法でコンタクトホールを形成することに用いることができる。
続いて、一回のコンタクトホールの形成工程で複数のコンタクト領域を併合し漏出させる。
図１２を参照すると、配線構造物４３０を自己整列マスクで下部構造物４１０をエッチングして隣接する活性領域に形成された一対のコンタクト領域１０５を併合して漏出させる。
具体的に、例えば、隣接する活性領域に形成された一対のコンタクト領域１０５及びコンタクト領域１０５の間の配線構造物４３０を露出させる位置にエッチングマスクパターン４４０を形成する。
続いて、エッチングマスクパターン４４０、マスク層４２８及びスペーサ４３３をマスクにして下部構造物４１０をエッチングしてコンタクト領域１０５をそれぞれ漏出させるコンタクトホール４５０を形成する。コンタクトホール４５０を形成した後、配線構造物４３０の上部４５１、４５２は位置によって形態が互いに異なるようになる。また、下部構造物４１０をエッチングした後、エッチングマスクパターン４４０の残留物を除去することが望ましい。
前述した方法による場合、互いに異なる隣接する活性領域の複数のコンタクト領域１０５を一回の工程で露出させることができ、前記図８で説明したように、コンタクトとコンタクト領域１０５との間の接触面積が増加してコンタクト抵抗が減少し、ミスアラインメントマージンが十分確保される効果がある。
本発明は、前述したコンタクトホールの形成方法を利用して半導体装置を製造する方法を提供する。
図１３乃至図１７は、本発明の一実施例による半導体の製造方法を説明するための断面図である。
図１３乃至図１７を参照すると、本実施例による半導体装置の製造方法によると、まず基板１００に形成された活性領域（図示せず）にコンタクト領域１０５を形成する。
続いて、コンタクト領域１０５が形成された基板１００上に第１層間絶縁膜５１０を形成し、コンタクト領域１０５の間の第１層間絶縁膜５１０上に前記活性領域に対して斜め方向に配列されるビットライン５３０を形成する。その次、前記第１層間絶縁膜５１０を除去して隣接する活性領域に形成された一対のコンタクト領域１０５を併合して露出させるコンタクトホール５５０を形成する。
図１３を参照すると、基板１００に形成された活性領域にそれぞれコンタクト領域１０５を形成する。 シャロートレンチ素子分離（ＳＴＩ）工程やシリコン部分酸化法（ＬＯＣＯＳ）などのような一般の素子分離工程で半導体基板１００上に素子分離膜を形成して活性領域及びフィールド領域を定義する。ここで、前記活性領域は、例えば、バー（ｂａｒ）形態又はトラック形態で形成する。
次に、基板１００上にワードラインに提供されるゲート電極（図示せず）及びソース/ドレーン領域に該当するコンタクト領域を含むＭＯＳトランジスタを形成する。
続いて、前記ゲート電極構造物が形成された基板１００の全面に後続工程で形成される層間絶縁膜に対してエッチング選択比を有する物質、望ましくは窒化物系列の絶縁膜を蒸着し、前記絶縁膜を異方性エッチングしてそれぞれのゲート電極構造物の側面にゲートスペーサを形成する。従って、前記ゲート構造物はその上面及び側面が絶縁膜、即ち、ゲートマスク層及びゲートスペーサで囲まれるので、隣接したゲート構造物と電気的に隔離される。
続いて、前記ゲート電極構造物の間の半導体基板上にイオン注入工程で不純物を注入した後、熱処理工程を遂行することで、ソース領域又はドレーン領域に該当するコンタクト領域１０５を形成する。ここで、ゲート構造物の側壁にゲートスペーサを形成する前に、ゲート構造物の間に露出される半導体基板１００に低い濃度の不純物を１次にイオン注入し、その次に、ゲート構造物の側壁にゲートスペーサを形成した後、前記１次イオン注入された半導体基板１００に高い濃度の不純物を２次にイオン注入してＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造を有するソース/ドレーン領域であるコンタクト領域１０５を形成することもできる。
図１４を参照すると、前記コンタクト領域１０５が形成された基板１００上に第１層間絶縁膜５１０を形成する。前記第１層間絶縁膜５１０は、ＢＰＳＧ、ＵＳＧ、ＳＯＧ、ＨＤＰ酸化物又はＣＶＤ酸化物で構成された物質を蒸着して形成する。続いて、望ましくは化学機械的研磨工程又はエッチバック工程で前記第１層間絶縁膜４１０を平坦化する。
続いて、図１５を参照すると、前記コンタクト領域１０５の間の第１層間絶縁膜５１０上に前記活性領域に対して斜め方向に沿ってビットライン５３０を形成する。図１５に図示されたように、ビットラインは通称して図面符号５３０で表示するが、第１ビットライン及び第１ビットライン中心にした一対の第２ビットラインに区別する必要がある場合、中心の第１ビットラインは図面符号５３１に、第２ビットラインは図面符号５３２に区別して表示することにする。
前記ビットライン５３０は、ビットライン導電層５２６、５２７及びビットライン導電層上に形成されたビットラインマスク層５２８を含む。ここで、ビットラインマスク層５２８は、酸化物で構成された第１層間絶縁膜５１０及び選択的に塗布される第２層間絶縁膜５３４に対してエッチング選択比を有する物質で構成される。例えば、ビットラインマスク層５２８はシリコン窒化物のような窒化物で構成される。このようなビットラインマスク層５２８は後続コンタクトホールを５５０を形成するためのエッチング浸食工程のうちにビットライン導電層５２６、５２７を保護する役割をする。
前記ビットライン５３０を形成した後、ビットライン５３０の側壁にスペーサ５３３を形成する。前記スペーサ５３３やはり第１層間絶縁膜５１０に対してエッチング選択比を有する窒化物などを含むことが望ましい。
続いて、図１６及び図１７を参照すると、前記第１層間絶縁膜５１０を除去して隣接する活性領域に形成された一対の前記コンタクト領域１０５を同時に露出させるコンタクトホール５５０を形成する。
前記コンタクトホール５５０は具体的に、前記隣接するコンタクト領域の間に位置する第１ビットライン５３１を中心にする一対の第２ビットライン５３２上にフォトレジスト膜を塗布する。続いて、フォトレジスト膜を露光及び現状してエッチングマスクパターン５４０を形成する。
続いて、前記エッチングマスクパターン４４０及びスペーサ５３３をマスクにして前記第１層間絶縁膜５１０を除去して隣接する一対のコンタクト領域１０５を露出させるコンタクトホール５５０を形成する。続いて、アッシング（ａｓｈｉｎｇ）及びストリッピング（ｓｔｒｉｐｐｉｎｇ）工程で残留するエッチングマスクパターン５４０を除去する。
本発明の他の実施例による半導体装置の製造方法において、図１６を参照すると、前記ビットライン５３０が形成された基板１００上に第２層間絶縁膜５３４を形成し、前記コンタクトホール５５０は前記第２層間絶縁膜５３４及び前記第１層間絶縁膜５１０を除去して形成することもできる。この時、前記第２層間絶縁膜５３４はＢＰＳＧ、ＵＳＧ、ＳＯＧ、ＨＤＰ酸化物又はＣＶＤ酸化物で構成された物質を蒸着して形成し、以後望ましくは化学機械的研磨（ＣＭＰ）工程、エッチバック工程又はこれを組み合わせた工程で第２層間絶縁膜５３４を平坦化する。
このように、第２層間絶縁膜５３４を導入する場合、エッチングマスクパターン５４０は前記第２層間絶縁膜５３４上に形成され、コンタクトホール５５０は前記第２層間絶縁膜５３４及び第１層間絶縁膜５１０を順次エッチングして形成される。
前述したように、隣接した活性領域に属する一対のコンタクト領域１０５を併合して露出させるコンタクトホールを形成することによって、図３に示したようにエッチングマスクパターンのリフティングによってミスアラインメントが発生しても、コンタクト領域１０５との十分な接触面積が確保され、コンタクト抵抗増加を防止することができる。即ち、デザインルールが０．１μｍ以下である高集積半導体製造において、従来方法による場合、ミスアラインメントマージン約１０ｎｍに過ぎないが、本実施例による場合数十ｎｍ以上のミスアラインメントマージンが確保される。
図２０乃至図２６は、本発明の他の実施例による半導体装置の製造方法を説明するための断面図である。
図２０乃至２６を参照すると、まず、基板１００にコンタクト領域１０５を形成し、コンタクト領域１０５に接触するコンタクトパッド６２２を形成する。続いて、基板１００上に第１層間絶縁膜６１０を形成する。前記コンタクトパッド６２２の形成のために第３層間絶縁膜６２４を形成し、前記第３層間絶縁膜６２４の一部をエッチングしてコンタクトパッド６２２を形成することもできる。即ち、第３層間絶縁膜６２４を形成すると、これは前記第１層間絶縁膜６１０より予め形成されるようになる。
続いて、前記第１層間絶縁膜６１０上にビットライン６３０を形成し、前記ビットライン６３０の側壁にスペーサ６３３を形成する。ここで、ビットライン６３０は活性領域に対して斜め方向に形成される。次に、ビットライン６３０及び第１層間絶縁膜６１０上に第２層間絶縁膜６３４を形成した後、第２層間絶縁膜６３４及び第１層間絶縁膜６１０を除去して隣接する一対のコンタクトパッド６２２を同時に露出させるコンタクトホール６５０を形成する。
これを工程段階別図面を参照して、より具体的に説明する。
図２０を参照すると、本実施例ではまず、基板１００に形成された活性領域にコンタクト領域１０５を形成する。これは前記の図１３で説明したことと同じ方法による。
続いて、図２１を参照すると、コンタクト１０５に接触するコンタクト領域６２２を形成する。前記コンタクトパッド６２２はいわゆるランディングパッド（ｌａｎｄｉｎｇ ｐａｄ）とも称される。これの形成方法の一例を具体的に説明すると次のようである。
ＭＯＳトランジスタを含んだ基板１００の全面に酸化物系列の物質で構成された第２層間絶縁膜６２４を形成した後、化学機械的研磨工程（ＣＭＰ）、エッチバグ工程又はこれを組み合わせた工程で第３層間絶縁膜６２４を平坦化する。次に、窒化物で構成されたゲートマスク層に対して高いエッチング選択比を有するエッチングガスを利用して第３層間絶縁膜６２４を異方性エッチングすることで、前記ゲート構造物に自己整列されかつソース/ドレーン領域に該当するコンタクトと領域１０５を露出させるコンタクトパッドコンタクトホール（図示せず）を形成する。
前記コンタクトホールを満たすように高濃度の不純物でドッピングされたポリシリコン層を蒸着した後、前記ゲートマスク層の上部表面が露出されるまで化学機械的研磨（ＣＭＰ）工程、エッチバック工程又は化学機械的研磨とエッチバックを組み合わせた工程いよって前記ポリシリコン層及び第３層間絶縁膜６２４を平坦化する。そうすると、それぞれのコンタクトパッドコンタクトホール内にノード分離されたコンタクトパッド６２２が形成される。前記複数のコンタクトパッド６２２のうち、一部はソース領域と接触し、一部はドレーン領域と接触する。
続いて、コンタクトパッド６２２が形成された基板１００上に第１層間絶縁膜６１０を形成する。
図２２を参照すると、コンタクトパッド６２２を形成した後、結果物の全面にＢＰＳＧ、ＵＳＧ、ＳＯＧ、ＨＤＰ酸化物又はＣＶＤ酸化物系列の物質を約１０００〜３０００Å程度の厚さ、望ましくは約２０００Åの厚さで蒸着して第１層間絶縁膜６１０を形成した後、後続の写真工程のマージンを確保するために化学機械的研磨（ＣＭＰ）工程、エッチバック工程又は化学機械的工程（ＣＭＰ）とエッチバックを組み合わせた工程のうち、いずれかの一つで第１層間絶縁膜６１０の表面を平坦化する。
この時、第１層間絶縁膜６１０がビットラインの下部で約１０００〜２０００Åの厚さで残っているように平坦化を進行する。第１層間絶縁膜６１０はコンタクトパッド６２２とその上に形成されるビットライン６３０を互いに隔離させる。
続いて、図２３を参照すると、第１層間絶縁膜６１０上にビットライン６３０を形成する。この時、コンタクト６２２の間の第１層間絶縁膜６１０上に前記活性領域に対して斜め方向にビットライン５３０を形成する。図６及び図２１を参照して説明すると、ワードライン１１３とビットライン１１５、６３０が垂直方向に形成されていて、これの下部基板１００上の活性領域１１１はこれのワードライン１１３やビットライン１１５、６３０と並べるか直交する方向ではない斜め方向に形成される。このような活性領域１１１の配置によって漏洩電流を抑制してセル電流を増加させることができる。
続いて、前記ビットライン６３０の側壁にスペーサを形成する。図２４を参照すると、前記ビットライン６３０を形成した後、ビットライン６３０の側壁にスペーサ６３３を形成する。
その次、第１層間絶縁膜６１０上に第２層間絶縁膜６３４を形成する。図２５を参照すると、前記ビットライン６３０、前記スペーサ６３３及び第１層間絶縁膜６１０上の全面に第２層間絶縁膜６３４を形成する。前記第２層間絶縁膜６３４はＢＰＳＧ、ＵＳＧ、ＳＯＧ、ＨＤＰ酸化物又はＣＶＤ酸化物で構成された物質を蒸着して形成し、望ましくは蒸着の後、化学機械的研磨（ＣＭＰ）工程、エッチバック工程、又はこれを組み合わせた工程で第２層間絶縁膜６３４を平坦化する。第２層間絶縁膜６３４は第２層間絶縁膜６３４上に形成されるキャパシタなどの上部構造物とビットライン５３０を絶縁する役割をする。
続いて、第２層間絶縁膜６３４及び第１層間絶縁膜６１０を除去して隣接する活性領域に形成された一対のコンタクトパッド６２２を同時に露出させるコンタクトホール６５０を形成する。
図２６を参照すると、隣接するコンタクトパッド６２２の間に位置する第１ビットライン６３１を中心にする一対の第２ビットライン６３２上に対応する部分の前記第２層間絶縁膜６３４上にフォトレジストを塗布し、マスクを用いて露光及び現象してエッチングマスクパターン５４０を形成する。以後、前記第２層間絶縁膜５３４及び前記第１層間絶縁膜５１０を除去してコンタクトパッド５２２を露出させる。コンタクトホール６５０を形成した後の第２ビットラインマスク層６２８の一部６５５はエッチングされて独特な形状を表す。続いて、アッシング（ａｓｈｉｎｇ）及びストリッピング（ｓｔｒｉｐｐｉｎｇ）工程で残留するエッチングマスクパターン６４０を除去する。
また、本発明のまた他の実施例によると、前述したコンタクトホールの形成方法を利用した半導体装置の製造方法が提供される。
図２７乃至図３４は、本発明の他の実施例による半導体装置の製造方法を説明するための断面図である。
まず、基板１００に形成された活性領域にストレージノードコンタクト領域７１１とビットラインコンタクト領域７１２を形成し、それぞれのコンタクト領域７１１、７１２に接触する第１コンタクトパッド７２１及び第２コンタクトパッド７２２を形成した後、前記第１コンタクトパッド７２１及び第２コンタクトパッド７２２が形成されている基板の全面に第１層間絶縁膜７１０を形成する。
図２７を参照すると、素子分離工程で半導体基板１００上に素子分離膜を形成して活性領域及びフィールド領域を定義する。次に、ゲート酸化膜、基板１００上にワードラインに提供されるゲート電極、ゲートマスクパターンを含むゲート構造物、そしてソース/ドレーン領域であるストレージノードコンタクト領域７１１とビットラインコンタクト領域７１２を含むＭＯＳトランジスタを形成する。
続いて、ストレージノードコンタクト領域７１１に接触する第１コンタクトパッド７２１とビットラインコンタクト領域７１２に接触する第２コンタクトパッド７２２を形成する。前記コンタクトパッド７２１、７２２はコンタクトホールのアスペクト比（ａｓｐｅｃｔ ｒａｔｉｏ）を減少させてノットオープンを防止し、コンタクトプラグが接触することができる面積を増大させてミスアラインメントによる抵抗増加を減少させるために広く用いられる構造である。
第１コンタクトパッド７２１及び第２コンタクトパッド７２２が形成された基板１００上に第１層間絶縁膜７１０を形成する。前記コンタクトパッド７２１、７２２を形成した後、結果物の全面にＢＰＳＧ、ＳＯＧ、ＵＳＧ、ＨＤＰ酸化物又はＣＶＤ酸化物のような酸化物系列の物質を１０００〜３０００Å程度の厚さ、望ましくは約２０００Åの厚さで蒸着して第１層間絶縁膜７１０を形成した後、後続フォトリソグラフィ工程のマージンを確保するために化学機械的研磨工程、エッチバック工程又は化学機械的研磨とエッチバックを組み合わせた工程のうち、いずれか一つで第１層間絶縁膜７１０の表面を平坦化する。この時、第１層間絶縁膜５１０がビットラインの下部で約１０００〜２０００Åの厚さで残っているように平坦化を進行する。第１層間絶縁膜７１０は第１コンタクトパッド７２１とビットライン７３０を互いに隔離させる。
続いて、第２コンタクトパッド７２２と接触する第３コンタクトパッド７２５を形成する。
図２８を参照すると、第３コンタクトパッド７２５は、第２コンタクトパッド７２２上の第１層間絶縁膜７１０を貫通して第２コンタクトパッド７２２を露出させるコンタクトホールを含む第１層間絶縁膜７１０上に導電性物質を蒸着し、平坦化工程を実施して第２コンタクトパッド７２２と接触する第３コンタクトパッドを形成する。
その後、第１層間絶縁膜７１０上にビットライン７３０を形成する。
図２９を参照すると、ビットライン７３０は第３コンタクトパッド７２５の上部、前記第１コンタクトホパッド７２１の間の前記第１層間絶縁膜７１０上部そして第コンタクトパッド７２１と第２コンタクトパッド７２２との間の第１層間絶縁膜７１０上に形成される。また、ビットライン７３０は、第１層間絶縁膜７１０上に前記活性領域に対して斜め方向に形成する。図６及び図１２を参照して説明すると、ワードライン１１３とビットライン１１５、７３０が垂直方向に形成されていて、これの下部基板上の活性領域１１１はこれのワードライン１１３やビットライン１１５、７３０と並べたり、垂直の方向ではない斜め方向に形成される。前記ビットライン７３０は、ビットライン導電膜パターン７２６、７２７及び前記ビットライン導電膜パターン７２６、７２７上のビットラインマスク層７２８を含む。望ましくは、ビットライン導電膜パターンは金属で構成された第１導電膜パターン７２６及び金属化合物で構成された第２導電膜パターン７２７層で構成される。そして前記ビットラインマスク層５２８は酸化物で構成された第１層間絶縁膜７１０及び第２層間絶縁膜７３４に対してエッチング選択比を有する物質を含む。
続いて、ビットライン７３０の側壁にスペーサ７３３を形成する。前記スペーサ７３３は第１層間絶縁膜７１０及び第２層間絶縁膜７３４に対してエッチング選択比を有する窒化物などを含むことが望ましい。
続いて、前記ビットライン７３０が形成された第１層間絶縁膜７１０上に第２層間絶縁膜７３４を形成する。
図３０を参照すると、第２層間絶縁膜７３４はＢＰＳＧ、ＵＳＧ、ＨＤＰ酸化物又はＣＶＤ酸化物で構成された物質を蒸着して形成し、望ましくは蒸着後、化学機械的研磨方法、エッチバック工程又はこれを組み合わせた方法で前記第２層間絶縁膜７３４を平坦化する。第２層間絶縁膜７３４は、第２層間絶縁膜上に形成されるキャパシタなどの上部構造物とビットライン７３０を絶縁させる。
続いて、前記第２層間絶縁膜７３４及び前記第１層間絶縁膜７１０を除去してストレージノードコンタクトホール７５０を形成する。
図３１を参照すると、隣接する第１コンタクトパッド７２１の間に位置する第１ビットライン７３１を中心にする一対の第２ビットライン７３２に対応する部分にフォトレジスト膜を塗布する。続いて、フォトレジスト膜を露光及び現象してエッチングマスクパターン７４０を形成する。前記ビットラインの一部にだけフォトリソグラフィマスク７４０が形成されるので、ストレージノードコンタクトホール７５０を形成した後の第２ビットラインマスク層７２８の一部４５５はエッチングされて独特な形状を表す。
続いて、エッチングマスクパターン７４０をマスクにして第２層間絶縁膜７３４及び第１層間絶縁膜７１０を次第に除去して隣接する一対の第１コンタクトパッド７２１を露出させるコンタクトホール７５０を形成する。続いて、アッシング及びストリッピング工程で残留しているエッチングマスクパターン７４０を除去する。
次に、第１コンタクトパッド７２１と接触する第４コンタクトパッド７５２を形成する。
図３２及び図３３を参照すると、前記コンタクトホール７５０が形成された第２層間絶縁膜７３４の全面に、例えば、金属やドッピングされたポリシリコンなどの導電性物質蒸着して、第４コンタクトパッド導電層７５１を形成する。続いて、前記第４コンタクトパッド導電層７５１をビットライン７３０が露出されるまでエッチングして第４コンタクトパッド７５２を形成する。
続いて、前記第４コンタクトパッド７５２上にキャパシタ７６０を形成する。
図３４を参照すると、前記第４コンタクトパッド７５２上にスプリットゲート電極７６２、誘電層７６４及びプレート電極７６７が順次積層されたキャパシタを一般のキャパシタの形成方法で形成して半導体装置を製造する。
本発明によると、隣接する活性領域のコンタクト領域を併合してオープンするためのコンタクトホールを同時に形成し、前記コンタクトホール内にストレージノードコンタクトを形成することで、フォトリソグラフィマスク及びそれによるコンタクトのミスアラインメントを簡単な方法で解決することができる。従って、たとえキャパシタ構造物が高い縦横比を有する場合であっても十分なミスアラインメントマージンが確保されてデザインルール０．１μｍ以下の次世代デバイスの製造工程に対して競争力を有することができるＳＡＣの形成方法を具現することができ、結局半導体装置の信頼性及び半導体の製造工程の収率を向上させることができる。
以上、本発明の実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離れることなく、本発明を修正または変更できる。
従来斜め型活性領域を有する半導体装置においてコンタクトホールの形成方法を説明するための平面図である。 従来技術による半導体装置のコンタクトホールの形成方法の問題点を説明するための断面図である。 従来技術による半導体装置のコンタクトホールの形成方法の問題点を説明するための断面図である。 従来技術によって製造された半導体装置を説明するための断面図である。 図１の‘Ａ’部分を拡大した平面図である。 本発明の一実施例によって斜め型活性領域を含む半導体装置の平面図である。 本発明の一実施例による半導体装置を説明するための断面図である。 図６に図示した半導体装置のうち、‘Ｂ’部分を拡大した平面図である。 本発明の他の実施例による半導体装置を説明するための断面図である。 本発明の一実施例よるコンタクトホールの形成方法を説明するための断面図である。 本発明の一実施例よるコンタクトホールの形成方法を説明するための断面図である。 本発明の一実施例よるコンタクトホールの形成方法を説明するための断面図である。 本発明の一実施例による半導体装置の製造方法を説明するための断面図である。 本発明の一実施例による半導体装置の製造方法を説明するための断面図である。 本発明の一実施例による半導体装置の製造方法を説明するための断面図である。 本発明の一実施例による半導体装置の製造方法を説明するための断面図である。 本発明の一実施例による半導体装置の製造方法を説明するための断面図である。 本発明の一実施例による半導体装置の製造方法を説明するための断面図である。 本発明の一実施例による半導体装置の製造方法を説明するための断面図である。 本発明の他の実施例による半導体装置の製造方法を説明するための断面図である。 本発明の他の実施例による半導体装置の製造方法を説明するための断面図である。 本発明の他の実施例による半導体装置の製造方法を説明するための断面図である。 本発明の他の実施例による半導体装置の製造方法を説明するための断面図である。 本発明の他の実施例による半導体装置の製造方法を説明するための断面図である。 本発明の他の実施例による半導体装置の製造方法を説明するための断面図である。 本発明の他の実施例による半導体装置の製造方法を説明するための断面図である。 本発明のまた他の実施例による半導体装置の製造方法を説明するための断面図である。 本発明のまた他の実施例による半導体装置の製造方法を説明するための断面図である。 本発明のまた他の実施例による半導体装置の製造方法を説明するための断面図である。 本発明のまた他の実施例による半導体装置の製造方法を説明するための断面図である。 本発明のまた他の実施例による半導体装置の製造方法を説明するための断面図である。 本発明のまた他の実施例による半導体装置の製造方法を説明するための断面図である。 本発明のまた他の実施例による半導体装置の製造方法を説明するための断面図である。 本発明のまた他の実施例による半導体装置の製造方法を説明するための断面図である。
符号の説明
１０、１００ 基板
１７、１１７ ラインコンタクト
２０、５１０、６１０、７１０ 第１層間絶縁膜
２４、５３４、６３４、７３４ 第２層間絶縁膜
２５ ビットラインコンタクトホール
２６ 障壁金属層
２７、５２６、５２７ ビットライン導電層
２８、５２８、６２８、７２８ ビットラインマスク層
３０、１１５、５３０、６３０、７３０ ビットライン
３２ ビットラインスペーサ
３４、６２４ 第３層間絶縁膜
３８ ストレージノードコンタクトパッド
５０、１５０ ストレージノードコンタクトホール
１０５ コンタクト領域
１１０ 絶縁膜
１１１、１１ 活性領域
１１３、１３ ワードライン
２２６ａ、２２７ａ 第１導電層
２２６ｂ、２２７ｂ 第２導電層
２２６ｃ、２２７ｃ 第３導電層
２２８ａ 第１マスク層
２２８ｂ 第２マスク層
２２８ｃ 第３マスク層
２２９ａ 第１エッチング浸食部
２２９ｂ 第２エッチング浸食部
２２９ｃ 第３エッチング浸食部
２３１ 第１配線
２３２ 第２配線
２３３ 第３配線
２４１、３４１ 第１スペーサ
２４２、３４２ 第２スペーサ
２４３、３４３ 第３スペーサ
２５１ 第１導電体
２５２ 第２導電体
３２２ 第１ストレージノードコンタクトパッド
３３１、５３１、６３１ 第１ビットライン
３３２、３５２、６３２ 第２ビットライン
３３３ 第３ビットライン
３５１ 第２ストレージノードコンタクトパッド
３５２ 第３ストレージノードコンタクトパッド
４１０ 下部構造物
４２６、４２７ 導電層
４２８ マスク層
４３０ 配線構造物
４３３、５３３、６３３、７３３ スペーサ
４４０、５４０、６４０、７４０ エッチングマスクパターン
４５０、５５０、６５０ コンタクトホール
４５１、４５２ 上部
４５５、６５５ 一部
６２２、５２２ コンタクトパッド
７１１ ストレージノードコンタクト領域
７１２ ビットラインコンタクト領域
７２１ 第１コンタクトパッド
７２２ 第２コンタクトパッド
７２５ 第３コンタクトパッド
７２６ 第１導電膜パターン
７２７ 第２導電膜パターン
７５０ ストレージノードコンタクトホール
７５１ 第４コンタクトパッド導電層
７５２ 第４コンタクトパッド
７６０ キャパシタ
７６２ ストレージ電極
７６４ 誘電層
７６７ プレート電極

Claims (32)

  1. コンタクト領域が形成された活性領域を有する基板と、
    前記基板上に形成された絶縁膜と、
    前記絶縁膜上に位置し、第１導電層及び両側上部の角に第１エッチング浸食部を有する第１マスク層を具備する第１配線と、
    前記絶縁膜上に前記第１配線の一側に位置し、第２導電層及び前記第１配線に対向する上部の角に第２エッチング浸食部を有する第２マスク層を具備する第２配線と、
    前記絶縁膜上に前記第１配線の他側に位置し、第３導電層及び第３マスク層を具備する第３配線と、
    前記第１配線、第２配線、及び第３配線の側壁にそれぞれ形成された第１スペーサ、第２スペーサ、及び第３スペーサと、
    前記第１スペーサと前記第２スペーサとの間、及び前記第１スペーサと前記第３スペーサとの間の前記絶縁膜をそれぞれ貫通して前記コンタクト領域に接触される第１導電体及び第２導電体と、を含み、
    前記第１エッチング浸食部は凸な形状を有し、前記第２エッチング浸食部は凹んだ形状を有し、
    前記活性領域は、前記第１配線、第２配線及び第３配線に対して斜め方向に沿って形成されることを特徴とする半導体装置。
  2. 前記第３マスク層は、前記第１配線に対向する上部の角に第３エッチング浸食部を有することを特徴とする請求項１記載の半導体装置。
  3. 前記第２エッチング浸食部と前記第３エッチング浸食部は、前記第１配線を中心に互いに対称的な形状を有することを特徴とする請求項２記載の半導体装置。
  4. 前記第３エッチング浸食部は、凹んだ形状を有することを特徴とする請求項３記載の半導体装置。
  5. 前記絶縁膜は、ＢＰＳＧ、ＵＳＧ、ＳＯＧ、ＨＤＰ酸化物又はＣＶＤ酸化物を含むことを特徴とする請求項１記載の半導体装置。
  6. 前記第１乃至第３導電層は、それぞれポリシリコン層及び前記ポリシリコン上に形成された金属シリサイド層を含むことを特徴とする請求項１記載の半導体装置。
  7. 前記金属シリサイド層は、タングステンシリサイドを含むことを特徴とする請求項６記載の半導体装置。
  8. 前記第１乃至第３導電層は、それぞれ第１金属層及び前記第１金属層上に形成された第２金属層を含むことを特徴とする請求項１記載の半導体装置。
  9. 前記第１金属層及び前記第２金属層は、タングステン、チタニウム、チタニウム窒化物、アルミニウム、銅又はモリブデンを含むことを特徴とする請求項８記載の半導体装置。
  10. 前記第１及び第２導電体の上面は、互いに対称的な半円又は半楕円型形状を有することを特徴とする請求項１記載の半導体装置。
  11. 前記第１導電体及び第２導電体が隣接する互いに異なる活性領域のコンタクト領域にそれぞれ接触することを特徴とする請求項１記載の半導体装置。
  12. 前記第１乃至第３マスク層及び前記第１乃至第３スペーサは、前記絶縁膜に対してエッチング選択比を有することを特徴とする請求項１記載の半導体装置。
  13. 前記第１乃至第３マスク層及び前記第１乃至第３スペーサは、窒化物を含むことを特徴とする請求項１２記載の半導体装置。
  14. 第１コンタクト領域及び第２コンタクト領域を含み、互いに隣接する第１及び第２活性領域を有する基板と、
    前記基板上に形成された絶縁膜と、
    前記絶縁膜上に位置し、第１導電層及び両側上部の角に第１エッチング浸食部を有する第１マスク層を具備する第１配線と、
    前記絶縁膜上に前記第１配線の一側に位置し、第２導電層及び前記第１配線に対向する上部の角に第２エッチング浸食部を有する第２マスク層を具備する第２配線と、
    前記絶縁膜上に前記第１配線の他側に位置し、第３導電層及び第３マスク層を具備する第３配線と、
    前記第１配線の両側壁に形成された第１及び第２スペーサと、
    前記第１配線の一側壁に形成された前記第１スペーサに対向して前記第２配線の側壁に形成され、前記第１スペーサと共に自己整列されて前記第１活性領域の第１コンタクト領域を露出させる第３スペーサと、
    前記第１配線の他側壁に形成された前記第２スペーサに対向して前記第３配線の側壁に形成され、前記第２スペーサと共に自己整列されて前記第２活性領域の第２コンタクト領域を露出させる第４スペーサと、
    前記第１スペーサと前記第３スペーサとの間の前記第１活性領域の第１コンタクト領域に接触する第１導電体と、
    前記第２スペーサと前記第４スペーサとの間の前記第２活性領域の第２コンタクト領域に接触する第２導電体と、を含み、
    前記第１エッチング浸食部は凸な形状を有し、前記第２エッチング浸食部は凹んだ形状を有し、
    前記第１乃至第３配線は、互いに平行に形成され、前記第１及び第２活性領域は、それぞれ長さの方向と幅の方向を有するように形成され、前記第１乃至第３配線と前記第１及び第２活性領域の長さの方向は、鋭角を形成することを特徴とする半導体装置。
  15. 前記第１及び第２導電体の上面の平面形状は、互いに対称的な一対の半円型又は半楕円型に近い形状を有することを特徴とする請求項１４記載の半導体装置。
  16. 前記第１及び第２コンタクト領域は、前記幅の方向に対して平行な前記コンタクト領域の中心線を基準にそれぞれ互いに対称的に前記第１及び第２活性領域に配置されることを特徴とする請求項１４記載の半導体装置。
  17. 前記第３マスク層は、前記第１配線に対向する上部の角に第３エッチング浸食部を有することを特徴とする請求項１４記載の半導体装置。
  18. 前記第２エッチング浸食部と前記第３エッチング浸食部は、前記第１配線を中心に互いに対称的な形状を有することを特徴とする請求項１７記載の半導体装置。
  19. 前記第３エッチング浸食部は、凹んだ形状を有することを特徴とする請求項１８記載の半導体装置。
  20. コンタクト領域をそれぞれ含む活性領域を有する基板と、
    前記基板上に形成される絶縁膜と、
    前記絶縁膜上に位置し、第１導電層及び両側上部の角に第１エッチング浸食部を有し、前記活性領域に対して斜め方向に沿って形成される第１配線と、
    前記絶縁膜上に前記第１配線の両側に位置し、第２導電層及び第１配線に対向する上部の角に第２エッチング浸食部を有し、前記活性領域に対して斜め方向に沿って形成される一対の第２配線と、
    前記第１配線及び第２配線の側壁にそれぞれ形成された第１スペーサ及び第２スペーサと、
    前記第１スペーサと前記第２スペーサとの間の前記絶縁膜を貫通して、隣接する前記活性領域のコンタクト領域にそれぞれ接触する一対の導電体と、を含み、
    前記第１エッチング浸食部が凸な形状を有し、前記第２エッチング浸食部が凹んだ形状を有することを特徴とする半導体装置。
  21. コンタクト領域が形成された活性領域を有する基板と、
    前記コンタクト領域に接触する第１ストレージノードコンタクトパッドと、
    前記第１ストレージノードコンタクトパッド及び前記基板上に形成された層間絶縁膜と、
    前記層間絶縁膜上に形成され、第１ビットライン導電層及び両側上部の角に第１エッチング浸食部を有する第１ビットラインマスク層を具備する第１ビットラインと、
    前記層間絶縁膜上に前記第１ビットラインの一側に位置し、第２ビットライン導電層及び前記第１エッチング浸食部に対向して上部の角に第２エッチング浸食部を有する第２ビットラインマスク層を具備する第２ビットラインと、
    前記層間絶縁膜上に前記第１ビットラインの他側に位置し、第３ビットライン導電層及び第３ビットラインマスク層を含む第３ビットラインと、
    前記第１ビットライン、第２ビットライン、及び第３ビットラインの側壁にそれぞれ形成された第１スペーサ、第２スペーサ、及び第３スペーサと、
    前記第１スペーサと第２スペーサとの間及び前記第１スペーサと第３スペーサとの間の前記層間絶縁膜をそれぞれ貫通して前記第１ストレージノードコンタクトパッドにそれぞれ接触する第２ストレージノードコンタクトパッドと、を含み、
    前記第１エッチング浸食部は凸な形状を有し、前記第２エッチング浸食部は凹んだ形状を有し、
    前記活性領域は、前記第１及び第３ビットラインに対して斜め方向に沿って形成されることを特徴とする半導体装置。
  22. 前記第２ストレージノードコンタクトパッドは、前記第１ストレージノードコンタクトパッドを通じて隣接する互いに異なる活性領域、コンタクト領域にそれぞれ電気的に連結されることを特徴とする請求項２１記載の半導体装置。
  23. 前記第２ストレージノードコンタクトパッドの上面の平面形状は、互いに対称的な一対の半円型又は半楕円型に近いことを特徴とする請求項２１記載の半導体装置。
  24. 前記第３ビットラインマスク層は、前記第１配線に対向する上部の角に第３エッチング浸食部を有することを特徴とする請求項２１記載の半導体装置。
  25. 前記第２エッチング浸食部と第３エッチング浸食部は、前記第１配線を中心に互いに対称的な形状を有することを特徴とする請求項２４記載の半導体装置。
  26. 第３エッチング浸食部は、凹んだ形状を有することを特徴とする請求項２５記載の半導体装置。
  27. 第１コンタクト領域及び第２コンタクト領域を含み、互いに隣接する第１及び第２活性領域を有する基板と、
    前記第１及び第２コンタクト領域にそれぞれ接触する第１ストレージノードコンタクトパッドと、
    前記第１ストレージノードコンタクトパッド及び前記基板上に形成された層間絶縁膜と、
    前記層間絶縁膜上に位置し、第１ビットライン導電層及び両側上部の角に第１エッチング浸食部を有する第１ビットラインマスク層を具備する第１ビットラインと、
    前記層間絶縁膜上に前記第１配線の一側に位置し、第２ビットライン導電層及び前記第１エッチング浸食部に対向する上部の角に第２エッチング浸食部を有する第２ビットラインマスク層を具備する第２ビットラインと、
    前記層間絶縁膜上に前記第１ビットラインの他側に位置し、第３ビットライン導電層及び第３ビットラインマスク層を具備する第３ビットラインと、
    前記第１ビットラインの両側壁に形成された第１及び第２スペーサと、
    前記第１ビットラインの一側壁に形成された前記第１スペーサに対向して前記第２ビットラインの側壁に形成され、前記第１スペーサと共に自己整列されて前記第１コンタクト領域に接触される前記第１ストレージノードコンタクトパッドを露出させる第３スペーサと、
    前記第１ビットラインの他側壁に形成された前記第２スペーサに対向して前記第３ビットラインの側壁に形成され、前記第２スペーサと共に自己整列されて前記第２コンタクト領域に接触される第１ストレージノードコンタクトパッドを露出させる第４スペーサと、
    前記第１スペーサと前記第３スペーサとの間、及び前記第２スペーサと前記第４スペーサとの間の第１ストレージノードコンタクトパッドにそれぞれ接触する第２ストレージノードコンタクトパッドと、を含み、
    前記第１エッチング浸食部は凸な形状を有し、前記第２エッチング浸食部は凹んだ形状を有し、
    前記第１乃至第３ビットラインは、互いに平行に形成され、前記第１及び第２活性領域は、それぞれ長さの方向と幅の方向を有するように形成され、前記第１乃至第３ビットラインと前記第１及び第２活性領域の長さの方向は、鋭角を形成することを特徴とする半導体装置。
  28. 前記第２ストレージノードコンタクトパッドの上面は、互いに対称的な一対の半円型又は半楕円型に近い形状を有することを特徴とする請求項２７記載の半導体装置。
  29. 前記第１及び第２コンタクト領域は、前記幅の方向に対して平行な前記第１及び第２コンタクト領域の中心線を基準にそれぞれ対称的に前記第１及び第２活性領域に配置されることを特徴とする請求項２７記載の半導体装置。
  30. 前記第３ビットラインマスク層は、前記第１エッチング浸食部に対向する上部の角に第３エッチング浸食部を有することを特徴とする請求項２７記載の半導体装置。
  31. 前記第２エッチング浸食部と前記第３エッチング浸食部は、前記第１エッチング浸食部を中心に互いに対称的な形状を有することを特徴とする請求項３０記載の半導体装置。
  32. 前記第３エッチング浸食部は、凹んだ形状を有することを特徴とする請求項３０記載の半導体装置。
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