KR100546145B1 - 반도체 소자의 콘택 플러그 형성방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 콘택 플러그 형성방법에 관한 것으로, 폴리층의 평탄화 식각하여 콘택 플러그를 형성한 후, 종래의 비트라인 콘택홀용 마스크 대신 소자분리막을 노출시키는 마스크를 사용하여 소자분리 지역의 폴리층을 완전히 제거함으로 콘택 플러그간 발생되는 브리지 현상을 방지할 수 있으며, CMP 공정으로 콘택 플러그가 평탄화됨으로 이후 비트라인 및 저장전극 콘택 형성시 얼라인을 쉽게 할 수 있어 콘택 미스얼라인에 의한 노드간 쇼트를 방지할 수 있고, 또한 폴리층의 평탄화 식각 공정으로 형성된 콘택 플러그가 게이트와 같은 높이로 형성되어 단차를 낮출 수 있어 후속공정을 용이하게 하고, 공정을 단순화시키므로 반도체 소자의 제조공정 수율 및 신뢰성을 향상시킬 수 있다.

Description

반도체 소자의 콘택 플러그 형성방법
본 발명은 반도체 소자의 콘택 플러그 형성방법에 관한 것으로, 특히 화학적 기계적 연마(Chemical Mechanical Polishing ; 이하 'CMP' 라 함) 공정에 의해 콘택 플러그 형성공정을 단순화시키고, 단차개선 효과 및 콘택 플러그간 브리지를 제거함으로써 반도체 소자의 제조공정 수율 및 신뢰성을 향상시킬 수 있는 반도체 소자의 콘택 플러그 형성방법에 관한 것이다.
현재 반도체 소자중 제4세대 64M(4th 64M) 및 제2세대 128M(2nd 128M) 소자의 제조공정에는 종래의 반도체 소자에서는 없었던 콘택 플러그 형성공정이 있다.
상기 콘택 플러그를 형성하는 이유로는, 콘택 리키지(Contact Leakage)를 줄이고, 셀프 얼라인을 이용하여 비트라인 콘택, 저장전극 콘택의 형성을 용이하게 하는 목적으로 형성한다.
그러나 실제 공정시 상기 콘택 플러그 형성공정이 복잡하고, 콘택 플러그 패드 마스크를 사용하여 패드 부분을 남기는 공정에서 콘택 플러그간 서로 붙는 브리지(bidge) 현상이 발생하여 반도체 소자의 제조공정 수율 및 신뢰성을 저하시키는 문제점이 있다.
따라서 본 발명은 상기한 종래의 문제점을 해결하기 위하여 폴리층을 평탄화 식각하여 콘택 플러그를 형성한 후 종래의 비트라인 콘택홀용 마스크 대신 소자분리용 마스크(Isolation Mask ; 이하 'ISO 마스크'라 함)를 사용함에 의해 콘택 플러그간 브리지 현상의 발생을 방지하고, 콘택 플러그를 CMP 공정으로 단순하게 형성 가능하게 하며, 게이트의 단차를 균일화하여 후속공정을 용이하게 함으로써 반도체 소자의 제조공정 수율을 향상시킬 수 있는 반도체 소자의 콘택 플러그 형성방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 콘택 플러그 형성방법은,
소자 분리막이 구비된 반도체 기판 상부에 게이트를 형성하는 단계와,
상기 게이트를 포함한 전체구조 상부에 폴리층을 증착하는 단계와,
상기 게이트 상부가 노출될때까지 평탄화 식각하는 단계와,
상기 구조의 상부에 소자분리막을 노출시키는 감광막 패턴을 형성하는 단계와,
상기 감광막 패턴을 식각 마스크로 상기 소자분리막 상부의 폴리층을 제거하는 단계와,
전체구조 상부에 제1 층간절연막, 평탄화절연막 및 제2 층간 절연막의 적층구조를 형성하는 단계와,
상기 적층 구조를 식각하여 상기 폴리층을 노출시키는 비트라인 콘택홀을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하 첨부된 도면을 참조하여 본 발명의 실시예에 따른 반도체 소자의 콘택 플러그 형성방법에 대해 상세히 설명한다.
도 1 내지 도 9 는 본 발명의 방법에 따른 콘택 플러그 형성 공정단계를 도시한 도면이다.
도 1 을 참조하면, 소자분리막(3)이 구비된 반도체 기판(1) 상부에 게이트(11)를 형성한다.
이때 상기 게이트(11)는 하부로부터 폴리실리콘층(5), 텅스텐 실리사이드층(7) 및 하드마스크층(9)으로 구성된다.
여기서, 하드마스크층(9)은 이후 형성될 콘택 플러그(15)와 게이트(11)간의 절연을 위하여 산화막으로 형성하는 것이 바람직하다.
도 2를 참조하면, 게이트(11)를 포함하는 전체구조 상부에 폴리층(15)을 증착한다.
도 3을 참조하면, 폴리층(15)이 평탄화 식각하여 게이트(11)를 노출시킨다. 상기 평탄화 공정을 통해 게이트(11)의 상부면과 평탄화된 콘택 플러그(15) 상부면이 평탄화되어 동일한 평면이 유지되도록 한다.
도 4를 참조하면, 상기 구조의 상부에 소자분리막(3)을 노출시키는 소자분리용 마스크(ISO Mask)(17)를 사용하여 활성영역과 소자분리 영역을 분리시킨다.
도 5를 참조하면, 소자분리용 마스크(17)를 사용하여 소자분리 지역의 콘택 플러그(15a,15b)를 식각하여 제거한다.
도 6을 참조하면, 상기 구조의 상부에 종래의 공정과 같이, 제1 층간 절연막(Inter Poly Oxide ; 이하 'IPO' 라 함)(19), 평탄화절연막(21), 제2 IPO(23)를 차례로 형성한다.
이때, 상기 평탄화 절연막(21)으로 BPSG(Boro Phosphor silicate)를 사용한다.
도 7을 참조하면, 상기 절연막들(23,21,19)을 차례로 식각하여 콘택 플러그(15)의 상부면을 노출시키는 비트라인 콘택홀(25)을 형성한다.
한편, 도 8 은 본 발명의 방법에 따라 비트라인(27)을 형성한 상태의 평면도이다.
식각후의 완성된 모습을 도 9 에 도시하였다.
이상 상술한 바와 같이, 본 발명에 따른 반도체 소자의 콘택 플러그 형성방법에 의하면, 폴리층을 평탄화 식각한 후 종래의 콘택 플러그용 마스크 대신 소자분리용 마스크를 사용하여 소자분리 지역의 폴리층을 완전히 제거함으로 인해 콘택 플러그 간 발생되는 브리지 현상을 방지할 수 있으며, 또한 CMP 공정으로 콘택 플러그가 평탄화됨으로 이후 비트라인 콘택 및 저장전극 콘택 형성시 얼라인을 쉽게 할 수 있어 콘택 미스얼라인에 의한 노드간 쇼트를 방지할 수 있다.
또한 폴리층의 평탄화 식각 공정으로 콘택 플러그가 게이트와 같은 높이로 형성되어 단차를 낮출 수 있어 후속공정을 용이하게 하고, 공정을 단순화시키므로 인해 반도체 소자의 제조공정 수율 및 신뢰성을 향상시킬 수 있다.
도 1 내지 도 9 는 본 발명의 방법에 따른 콘택 플러그 형성 공정단계를 도시한 도면
<도면의 주요 부분에 대한 부호의 설명>
1 : 반도체 기판 3 : 소자분리막
5 : 폴리 실리콘층 7 : 텅스텐 실리사이드층
9 : 마스크 산화막 11 : 게이트
13 : 게이트 스페이서(Spacer) 15 : 콘택 플러그
17 : 소자분리 마스크(ISO Mask) 19 : 제1 층간 절연막
21 : 평탄화 절연막(BPSG) 23 : 제2 층간 절연막
25 : 비트라인 콘택홀 27 : 비트라인

Claims (3)

  1. 소자 분리막이 구비된 반도체 기판 상부에 게이트를 형성하는 단계와,
    상기 게이트를 포함한 전체구조 상부에 폴리층을 증착하는 단계와,
    상기 게이트 상부가 노출될때까지 평탄화 식각하는 단계와,
    상기 구조의 상부에 소자분리막을 노출시키는 감광막 패턴을 형성하는 단계와,
    상기 감광막 패턴을 식각 마스크로 상기 소자분리막 상부의 폴리층을 제거하는 단계와,
    전체구조 상부에 제1 층간절연막, 평탄화절연막 및 제2 층간 절연막의 적층구조를 형성하는 단계와,
    상기 적층 구조를 식각하여 상기 폴리층을 노출시키는 비트라인 콘택홀을 형성하는 단계를 포함하는 반도체 소자의 콘택 플러그 형성방법.
  2. 제 1 항에 있어서,
    상기 평탄화 식각 공정은 CMP 공정을 이용하는 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성방법.
  3. 제 1 항에 있어서,
    상기 평탄화 절연막으로 BPSG를 사용하는 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성방법.
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