KR100484258B1 - 반도체 소자 제조 방법 - Google Patents

반도체 소자 제조 방법 Download PDF

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Abstract

본 발명은 반도체 소자 제조 방법에 관한 것으로, 특히 비트라인 또는 비트라인 콘택 형성에 따른 오버랩 마진을 향상시키기에 적합한 반도체 소자 제조 방법을 제공하기 위한 것으로, 이를 위해 본 발명은, 절연막을 관통하여 기판에 콘택된 플러그를 형성하는 단계; 상기 플러그를 포함한 전면에 평탄화절연막을 형성하여 상기 플러그 표면의 결함 부분을 매립하는 단계; 세정에 의한 상기 평탄화절연막의 손실을 방지하기 위해 상기 평탄화절연막 상에 보호절연막을 형성하는 단계; 세정하는 단계; 및 상기 보호절연막과 상기 평탄화절연막을 관통하여 상기 플러그에 콘택된 전도막을 형성하는 단계를 포함하는 반도체 소자 제조 방법을 제공한다.

Description

반도체 소자 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
본 발명은 반도체 기술에 관한 것으로, 특히 선택적 에피텍셜 성장(Selective Epitaxial Growth; 이하 SEG라 함)에 의한 플러그 형성 방법에 관한 것이다.
반도체 소자를 구성하는 일련의 제조 공정 중 자기정렬콘택(Self Align Contact; 이하 SAC라 함) 형성 공정을 진행한 다음, 플러그 물질의 형성법으로 SEG를 사용하는 연구가 활발히 진행되고 있는 바, SEG에 의해 플러그를 형성할 경우 기존의 증착에 비해 0.1㎛ 이하의 선폭의 기술에서 콘택저항을 1.5배 이상 줄일 수 있는 장점이 있다. 한편, SEG 형성 후에 층간절연막으로 HDP(High Density Plasma) 산화막을 증착하고 화학기계적연마(Chemical Mechanical Polishing; 이하 CMP라 함)를 실시하여 플러그 간을 격리(Isolation)시킨 후, 크게 다음의 두가지 경우로 공정이 진행된다.
가. USG(Undoped Silicate Glass)막을 증착하고 비트라인 콘택 형성 및 비트라인 배선 식각
나. HDP 산화막 증착 후 플라즈마 전면식각을 실시하고 비트라인 콘택 및 비트라인 배선식각
한편, 전술한 각각의 공정은 다음과 같은 문제점이 발생한다.
먼저, '가'의 경우는 HDP 산화막을 증착하고 CMP를 실시할 경우에 발생되는 미소 디싱(Dishing) 현상으로 인해 이후 비트라인 식각단계에서 비트라인간 단락을 유발하게 되는 바, 이는 종래기술에 따른 비트라인 형성 후의 반도체 소자의 평면 SEM 사진을 도시한 도 1의 'A'와 같다.
다음으로, '나'의 경우 SEG 증착 단계에서 형성된 SEG 퍼짓(Facet) 과도 발생 부위에서 HDP 산화막을 증착하는 단계에서 층잔절연막 상의 마이크로 보이드(Micro void) 또는 절연막 상의 파임성 결함(Defect)을 발생시키며 특히, 플라즈마 전면식각 단계를 통하여 이러한 결함이 현저하게 발전된다. 그리고, 이후 공정 단계인 텅스텐(W) 등의 비트라인과의 통전을 위한 비트라인 콘택 또는 비트라인 식각공정 중 이러한 결함으로 인해 유발되는 미세단차로 인해 결함이 발생된 지역에서는 사진식각 공정에서의 DOP 마진 부족을 유발하여 소자의 불량을 초래한다.
도 2a 내지 도 2d는 전술한 종래의 문제점을 각각 도시한 평면 및 단면 SEM 사진이다.
도 2a에 도시된 'B'는 SEG의 퍼짓이 발생했던 부위를 나타내며, 이는 후속 FDp 산화막 증착 후 파임성 결함을 유발하게 되며, 도 2b는 비트라인 식각 후의 평면 SEM 사진으로서, 도시된 'C'는 비트라인 형성 단게에서 비트라인 브릿지(Bridge) 발생 원인으로 진화한다. 도 2c의 'D'와 'E'는 각각 비트라인 콘택 형성 후 및 폴리실리콘 증착 후의 결함을 나타낸다.
또한, 도 2d는 도 2a의 단면 SEM 사진으로서, 도시된 'F'는 SEG의 퍼짓이 약간 심한 것으로서, 이러한 부위에서 HDP 산화막의 두께 및 모폴로지(Morphology)가 파인 형태로 나타난다.
한편, 차세대 소자의 경우 비트라인과 비트라인 콘택 간의 오버랩(Overlap) 마진의 감소가 설계상 및 공정상의 문제로 인해 크게 감소한다.
이러한 공정상의 문제점을 방지하기 위해 0.1㎛ 이하의 선폭을 갖는 반도체 소자 기술에서는 절연산화막의 갭-필(Gap-fill) 특성에 있어서 콘택홀 등의 스페이스가 감소하고 종횡비(Aspect ratio)가 점점 증가함에 따라 완전한 필링(Filling, 채움)이 불가능하여, 보이드(Void)가 생기는 문제점이 발생하는 바, 이러한 문제점을 해결하기 위해 플로우 특성을 갖는 절연막 즉, 유동성 절연막을 형성하는 기술인 APL(Advanced Planalization Layer) 박막에 대한 연구가 활발히 진행되고 있다.
이러한, APL 박막 기술 중 자기 평탄화 CVD(화학기상증착; 이하 CVD라 함)막은 상당히 유동성이 높은 반응 중간체를 형성하는 것으로, 막 형성을 할 때 우수하게 채움 평탄화를 실현할 수 있다. 그 때문에 평탄화된 층간절연막 형성을 단일한 공정으로 할 수 있어서 종래의 복잡한 공정에 비해서 공정 비용을 효과적으로 줄일 수 있는 바, 자기 평탄화 CVD막은 저압화학기상증착(Low Pressure Chemical Vapor Deposition; 이하 LPCVD라 함)법을 이용하여 반응소스로 과수(H2O2)와 사일렌(SiH4 )을 이용하여 형성하며, 자체적인 플로우 특성을 갖고 있어 갭-필 특성이 우수한 장점이 있다.
전술한 유동성 절연막의 장점을 요약하면 다음과 같다.
가. 갭-필 특성이 우수하다.
나. 막 안정성이 높다.
다. 크랙(Crack)과 들뜸(Lifting) 형상이 발생하지 않는다.
라. 650℃ 이하의 온도에서 증착하므로 열경비(Thermal budget)가 낮다.
마. 1000℃ 이상의 온도에 대한 내성이 있다.
바. 강한 케미컬에 대한 내성과 평탄성을 갖는다.
그러나, 유동성 절연막은 HF 또는 완충산화막식각제(Buffered Oxide Etchant; 이하 BOE라 함)을 이용한 습식 세정 방식에 의한 전세정(Pre-cleaning)시 유동성 절연막이 불산계 용액에서 식각속도가 빨라 상부의 임계치수가 넓어지는 현상(Top Critical Dimension Widening)이 발생하여 후속 전도성의 물질을 증착한 다음에 비트라인 형성 공정시, 비트라인과 비트라인 콘택간의 오버랩 마진이 크게 감소하게 된다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 비트라인 또는 비트라인 콘택 형성에 따른 오버랩 마진을 향상시키기에 적합한 반도체 소자 제조 방법을 제공하는데 그 목적이 있다.
상기의 목적을 달성하기 위해 본 발명은, 절연막을 관통하여 기판에 콘택된 플러그를 형성하는 단계; 상기 플러그를 포함한 전면에 평탄화절연막을 형성하여 상기 플러그 표면의 결함 부분을 매립하는 단계; 세정에 의한 상기 평탄화절연막의 손실을 방지하기 위해 상기 평탄화절연막 상에 보호절연막을 형성하는 단계; 세정하는 단계; 및 상기 보호절연막과 상기 평탄화절연막을 관통하여 상기 플러그에 콘택된 전도막을 형성하는 단계를 포함하는 반도체 소자 제조 방법을 제공한다.
본 발명은, 플러그 형성을 위한 평탄화 공정시 플러그 상부의 퍼짓 등의 표면 결함에 의한 후속 비트라인 또는 비트라인 콘택 형성 공정에서의 결함 및 오버랩 마진 감소 형성을 극복하기 위해 퍼짓 등의 표면 결함을 유동성 절연막 또는 사일렌을 이용한 USG(Undoped Silicate Glass)막 등을 이용하여 매립한 후, 그 상부에 TEOS(Tetra Ethyl Ortho Silicate)막 또는 HDP(High Density Plasma) 산화막 등을 적층하여 사용하는 것을 기술적 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명하는 바, 도 3a 내지 도 3d는 본 발명의 일실시예에 따른 반도체 소자 제조 공정을 도시한 단면도이다.
먼저, 도 3a에 도시된 바와 같이 반도체 소자를 이루기 위한 여러 요소가 형성된 기판(10) 상에 소정의 도전패턴을 형성하는 바, 도전패턴은 비트라인 또는 게이트전극 등을 포함하며, 이하에서는 게이트전극을 그 일예로 하여 설명한다.
구체적으로, 산화막계열의 게이트절연막(11)과 폴리실리콘, 텅스텐 또는 텅스텐 실리사이드 등을 단독 또는 혼합하여 게이트전극용 전도막(12)과 질화막 등의 하드마스크(13)을 차례로 증착한 후, 게이트전극 마스크를 이용한 사진식각 공정을 실시하여 게이트전극을 형성한다.
이어서, 게이트전극 측벽을 보호하기 위해 스페이서(14)를 형성하는 바, 이 때 실리콘질화막 또는 실리콘산화질화막을 이용하여 50Å ∼ 500Å의 두께로 형성한다.
계속해서, 게이트전극 사이의 스페이스를 충분히 채울 수 있을 정도로 층간절연막(15)을 증착한 다음, SAC 공정을 통해 게이트전극 사이의 기판(10) 표면 예컨대, 소스/드레인 등의 불순물 확산영역을 오픈시킨다. 이어서, SEG 또는 폴리실리콘 증착을 통해 SAC 공정에 의해 노출된 기판(10)에 콘택된 플러그(16)를 헝성한다.
이 때, 전술한 바와 같이 도면부호 '17' 등의 퍼짓이 발생하게 된다.
계속해서, 이웃하는 플러그(16)와의 격리를 위해 HDP 산화막 등을 이용하여 절연막(18)을 형성한다.
다음으로, 도 3b에 도시된 바와 같이 CMP 또는 건식에 의한 전면식각 등의 평탄화 공정을 실시하여 플러그(16)간을 격리시킨다. 이 때, 전술한 퍼짓(17)이 여전히 남아 있게 되는 바, 이는 후속 공정 예컨대, 비트라인 콘택홀 형성 및 비트라인 형성 공정에서의 큰 부담으로 작용하게 된다.
따라서, 이를 극복하기 위해 도 3c에 도시된 바와 같이 플러그(16)를 포함한 전면에 유동성 절연막 또는 사일렌을 이용한 USG막 등을 이용하여 평탄화절연막(19)을 형성하여 전술한 퍼짓(17) 등의 표면 결함을 매립시킨다.
이어서, 후속 세정 공정에서의 평탄화절연막(19)의 손실을 방지하기 위해 그 상부에 TEOS막 또는 HDP 산화막을 이용하여 보호절연막(20)을 형성한 후, 세정 공정을 실시하는 바, 이 때 보호절연막(20)은 평탄화절연막(19)의 손실을 방지하게 된다.
여기서, HDP 산화막을 이용하는 경우에는 1000Å ∼ 10000Å의 두께로 형성하며, TEOS막을 이용하는 경우에는 400Å ∼ 5000Å의 두께, 유동성 절연막의 경우에는 100Å ∼ 5000Å의 두께, 그리고 사일렌을 이용한 USG막을 이용하는 경우에는 1000Å ∼ 5000Å의 두께로 각각 형성한다.
다음으로, 도 3d에 도시된 바와 같이 비트라인 등의 콘택 형성을 위한 포토레지스트 패턴(21)을 형성한 다음, 이를 식각마스크로 하여 보호절연막(20)과 평탄화절연막(19)을 차례로 식각하여 플러그(16) 표면을 노출시키는 오픈부(22)를 형성하는 바, 이 때 평탄화절연막(19)과 보호절연막(20)에 의해 하부의 결함을 보완하면서 막평탄화를 이룰수 있어 포토레지스트 패턴(21) 형성을 위한 포토레지스트의 도포 및 노광 공정에서의 공정 마진을 확보할 수 있다.
다음으로, 도 3e에 도시된 바와 같이 오픈부(22)를 매립하며 플러그(16)에 콘택된 비트라인 등의 전도막(23)을 형성하는 바, 금속막(23)과 플러그(16) 사이의 접촉 계면에 배리어막을 추가로 형성하며, Ti, TiN, TiW, TaW 또는 WN 등을 이용하여 50Å ∼ 1000Å의 두께로 하며, 전도막(23)은 W, WSi 또는 금속실리사이드 등을 단독 또는 적층하여 사용할 수 있으며 그 두께는 500Å ∼ 2000Å 정도로 한다.
도 4는 도 3e의 평면을 도시한 SEM 사진으로서, 이를 참조하면 본 발명의 공정 적용에 따라 예컨대, 하지 절연막의 평탄화로 인해 비트라인의 단락이 방지됨을 알 수 있다.
전술한 본 발명은, 유동성 절연막 등의 평탄화절연막과 TEOS막 등의 보호절연막을 플러그 상부에 적층구조로 형성하여 이용함으로써, 플러그 표면에서의 퍼짓 등에 의한 결함과 세정 공정에 의한 문제점 등을 극복할 수 있어, 후속 공정시 공정 마진을 향상시킬 수 있으며, 소자의 특성 열화를 방지할 수 있음을 실시예를 통해 알아 보았다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명은, 하부 전도막 평탄화에 따른 문제점을 표면 결함 등을 극복함으로써 공정 마진을 향상시키며 특성 열화를 방지할 수 있어, 궁극적으로 반도체 소자의 수율을 향상시킬 수 있는 탁월한 효과를 기대할 수 있다.
도 1은 종래기술에 따른 비트라인 형성 후의 반도체 소자의 평면을 도시한 SEM 사진,
도 2a 내지 도 2d는 종래기술에 따른 문제점을 각각 도시한 평면 및 단면 SEM 사진,
도 3a 내지 도 3e는 본 발명의 일실시예에 따른 반도체 소자 제조 공정을 도시한 단면도,
도 4는 도 3e의 평면을 도시한 SEM 사진.
* 도면의 주요부분에 대한 부호의 설명 *
10 : 기판 11 : 게이트절연막
12 : 게이트전극용 전도막 13 : 하드마스크
14 : 스페이서 15 : 층간절연막
16 : 플러그 19 : 평탄화절연막
20 : 보호절연막 23 : 전도막

Claims (8)

  1. 절연막을 관통하여 기판에 콘택된 플러그를 형성하는 단계;
    상기 플러그를 포함한 전면에 평탄화절연막을 형성하여 상기 플러그 표면의 결함 부분을 매립하는 단계;
    세정에 의한 상기 평탄화절연막의 손실을 방지하기 위해 상기 평탄화절연막 상에 보호절연막을 형성하는 단계;
    세정하는 단계; 및
    상기 보호절연막과 상기 평탄화절연막을 관통하여 상기 플러그에 콘택된 전도막을 형성하는 단계
    를 포함하는 반도체 소자 제조 방법.
  2. 제 1 항에 있어서,
    상기 평탄화 절연막은 유동성절연막 또는 사일렌을 이용한 USG막을 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  3. 제 2 항에 있어서,
    상기 유동성절연막을 100Å ∼ 5000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
  4. 제 2 항에 있어서,
    상기 사일렌을 이용한 USG막을 1000Å ∼ 5000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
  5. 제 1 항에 있어서,
    상기 보호절연막은 HDP 산화막 또는 TEOS막을 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  6. 제 5 항에 있어서,
    상기 HDP 산화막을 1000Å ∼ 10000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
  7. 제 5 항에 있어서,
    상기 TEOS막을 400Å ∼ 5000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
  8. 제 1 항에 있어서,
    상기 플러그를 선택적 에피텍셜 성장법을 이용하여 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
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