KR100315034B1 - 반도체소자의제조방법 - Google Patents

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Abstract

본 발명은 변형된 자기 정렬 콘택 기술을 이용한 반도체 소자의 제조방법에 관한 것으로, 본 발명의 반도체 소자의 제조방법은, 활성영역을 한정하는 트랜치형 소자분리막이 구비된 반도체 기판 상에 게이트 전극과 질화막 패턴이 적층된 적층 구조물들을 형성하는 단계; 상기 적층 구조물의 측벽에 질화막 재질의 스페이서를 형성하는 단계; 상기 반도체 기판 및 적층 구조물들 상에 균일한 두께로 질화막 재질의 베리어막을 형성하고, 상기 베리어막 상에 확산방지막을 증착하는 단계; 상기 확산방지막 상에 층간절연막을 형성하는 단계; 상기 베리어막이 노출될 때까지 상기 층간절연막 및 확산방지막을 연마하는 단계; 상기 결과물 상에 산화막 및 비반사막을 증착하는 단계; 상기 비반사막 상에 활성영역 이외의 부분을 가리는 감광막 패턴을 형성하고, 상기 감광막 패턴을 식각 마스크로하는 식각 공정을 통해 노출된 비반사막 부분과 그 하부의 산화막, 확산방지막 및 층간절연막을 제거하는 단계; 상기 감광막 패턴을 제거하는 단계; 식각 공정으로 활성영역에 잔류된 베리어막 부분을 제거하는 단계; 상기 결과물 상에 폴리실리콘막을 증착하고, 상기 질화막 패턴이 노출될 때까지 상기 폴리실리콘막을 연마하여 적층 구조물들 사이에 폴리 플러그를 형성하는 단계; 및 식각 공정을 수행하여 활성영역과 그 이외 영역의 경계 부분에 잔류되는 폴리실리콘의 잔유물을 제거하는 단계를 포함한다.

Description

반도체 소자의 제조방법
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 변형된 자기 정렬 콘택 기술을 이용한 반도체 소자의 제조방법에 관한 것이다.
고집적화, 고속화, 및 저전력화의 특성을 갖는 반도체 소자의 수요가 급증함에 따라, 이러한 특성을 갖는 반도체 소자를 제조하기 위한 다양한 기술들이 제안되고 있다. 그런데, 상기와 같은 특성을 갖는 반도체 소자는 그 전체적인 크기가 감소되는 것에 기인하여 콘택홀이 형성될 부분의 폭도 감소되기 때문에 반도체 기판과 비트라인 및 캐패시터간을 연결하는 콘택홀의 형성에 어려움을 겪고 있다.
따라서, 최근에는 상기와 같은 문제를 해결하기 위한 여러 가지 기술들이 제안되고 있으며, 그 한 예로서, 자기 정렬 콘택(Self Aligned Contact : 이하, SAC) 기술이 제안되었다. 이러한 SAC 기술은 절연용 산화막과 절연용 질화막간의 식각 선택비가 큰 것을 이용하여 게이트 전극들간을 분리시키는 기술이다.
그러나, 상기한 SAC 공정은 통상의 리소그라피 기술을 이용한 콘택홀 형성방법 보다는 미세 폭의 콘택홀을 형성할 수 있다는 장점은 있으나, 이러한 SAC 공정도 공정 마진 상의 한계가 있기 때문에, 0.15㎛ 이하의 임계치수를 갖는 반도체 소자의 제조시에 콘택홀 영역의 확보가 어렵다는 문제점이 있다.
따라서, 0.15㎛ 이하, 바람직하게는, 0.13∼0.10㎛의 임계치수를 갖는 반도체 소자를 제조하기 위한 기술로서, 변형된 SAC 공정(Enlarged Margin Self Aligned Contact : 이하, EM-SAC) 공정이 제안되었다. 이러한 EM-SAC 공정은 SAC 공정과 그 기본적인 공정은 유사하지만, SAC 공정이 각각의 콘택홀을 형성하는 것과는 달리 EM-SAC 공정은 수 개의 게이트 전극들을 모두 노출시키는 콘택홀을 형성한 후에, 게이트 전극들 사이에 폴리실리콘을 매립시켜 게이트 전극들간을 분리시킴과 동시에 콘택 플러그를 형성한다.
도 1a 내지 도 1f는 EM-SAC 공정을 이용한 종래 기술에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도로서, 이를 설명하면 다음과 같다.
우선, 도 1a에 도시된 바와 같이, 반도체 기판(1) 상에 질화막 패턴(3)을 이용하여 수 개의 게이트 전극들(2)을 형성하고, 게이트 전극(2)과 질화막 패턴(3)의 적층 구조물의 측벽에 질화막 재질의 스페이서(4)를 형성한다. 그런다음, 적층 구조물을 감싸는 형태로 반도체 기판(1) 상에 질화막 재질의 베리어막(5)을 형성하고, 상기 베리어막(5) 상에 이후에 증착되는 층간절연막, 예컨데, BPSG막 또는 UGS막 내에 도핑된 불순물이 게이트 전극(2)으로 확산되는 것을 방지하기 위한 확산 방지막(6)을 증착한 후, 그리고나서, 상기 확산 방지막(6) 상에 두껍게 층간절연막(7)을 증착한다.
이어서, 도 1b에 도시된 바와 같이, 질화막 재질의 베리어막(5)을 연마정지층으로하는 화학적기계연마(Chemical Mechanical Polishing : 이하, CMP) 공정을 수행하여 표면을 평탄화시킨다.
다음으로, 도 1c에 도시된 바와 같이, 후속에서 수행될 식각 공정시에 질화막 패턴(3)의 손실을 최소화하기 위하여, 전체 상부에 산화막(8)을 증착하고, 상기 산화막(8) 상에 노광 공정의 마진을 높이기 위한 비반사막(9)을 증착한 후, 상기 비반사막(9) 상에 활성영역에 부분만을 노출시키는 감광막 패턴(10)을 형성한다.
이어서, 도 1d에 도시된 바와 같이, 감광막 패턴(10)을 식각 베리어로 하는 식각 공정을 수행하여 노출된 비반사막(9) 부분과 그 하부의 산화막(8), 층간절연막(7) 및 확산 방지막(6) 부분을 제거한다.
그 다음, 도 1e에 도시된 바와 같이, 감광막 패턴과 비반사막을 제거한 상태에서, 잔류된 산화막(8)을 식각 베리어로 이용하여 노출된 베리어막(5) 부분을 제거한다.
그리고 나서, 도 1f에 도시된 바와 같이, 전체 상부에 폴리실리콘막을 증착하고, 질화막 패턴(3)이 노출될 때까지, 상기 폴리실리콘막에 대한 CMP 공정을 수행하여 게이트 전극들(2) 사이에 폴리 플러그(11)를 형성한다. 여기서, 폴리 플러그(11)는 후속 공정인 비트라인 및 캐패시터 형성 공정에서 콘택 플러그로서 이용된다.
이후, 공지된 후속 공정을 수행하여 반도체 소자를 제조한다.
그러나, 상기와 같은 EM-SAC 공정을 이용한 종래의 반도체 소자의 제조방법은, 도 1d에 도시된 바와 같이, 식각 공정시에 오픈 지역과 오픈되지 않는 지역의 경계 부분(A)에서 질화막 패턴(3)의 손실이 발생하게 되고, 이러한 상태로 후속 공정이 진행됨에 따라, 도 1e에 도시된 바와 같이, 오픈 지역과 오픈되지 않는 지역의 경계 부분(B)에서의 질화막 패턴(3)의 손실은 더욱 심화되어, 결과적으로는, 도 1f에 도시된 바와 같이, 폴리 플러그의 형성시에 질화막 패턴(3)의 손실 부분(C)에 폴리실리콘이 잔류되어 이웃하는 게이트 전극들(2)간을 연결시키는 폴리스티링거(Poly Stringer : 10a)가 발생됨으로써, 게이트 전극들(2)간의 쇼트와 같은 치명적인 결함이 발생되는 문제점이 있었다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 게이트 전극들간의 쇼트를 방지할 수 있는 반도체 소자의 제조방법을 제공하는데, 그 목적이 있다.
도 1a 내지 도 1f는 변형된 자기 정렬 콘택 기술을 이용한 종래 기술에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도.
도 2a 내지 도 2g는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도.
도 3a 내지 도 3c는 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도.
(도면의 주요 부분에 대한 부호의 설명)
21 : 반도체 기판 22 : 게이트 전극
23 : 질화막 패턴 24 : 스페이서
25 : 베리어막 26 : 확산 방지막
27 : 층간절연막 28 : 산화막
29 : 비반사막 30 : 감광막 패턴
31 : 폴리 플러그 31a : 폴리실리콘의 잔유물
41 : 폴리실리콘막
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은, 활성영역을 한정하는 트랜치형의 소자분리막들이 구비된 반도체 기판 상에 게이트 전극과 질화막 패턴이 적층된 수 개의 적층 구조물들을 형성하는 단계; 상기 적층 구조물의 측벽에 질화막 재질의 스페이서를 형성하는 단계; 상기 반도체 기판 및 상기 스페이서가 형성된 적층 구조물들 상에 균일한 두께로 질화막 재질의 베리어막을 형성하고, 상기 베리어막 상에 확산방지막을 증착하는 단계; 상기 확산방지막 상에 표면 평탄화가 이루어진 층간절연막을 형성하는 단계; 상기 베리어막이 노출될 때까지, 상기 층간절연막과 확산방지막을 연마하는 단계; 상기 단계까지의 결과물 상에 산화막을 증착하고, 상기 산화막 상에 비반사막을 증착하는 단계; 상기 비반사막 상에 활성영역 이외의 부분을 가리는 감광막 패턴을 형성하는 단계; 상기 감광막 패턴을 식각 마스크로하는 식각 공정을 통해 노출된 비반사막 부분과 그 하부의 산화막, 확산방지막 및 층간절연막 부분을 제거하는 단계; 상기 감광막 패턴을 제거하는 단계; 식각 공정을 수행하여 활성영역에 잔류된 베리어막을 제거하는 단계; 상기 단계까지의 결과물 상에 폴리실리콘막을 증착하고, 상기 질화막 패턴이노출될 때까지, 상기 폴리실리콘막을 연마하여 게이트 전극과 질화막 패턴이 적층된 적층 구조물들 사이에 폴리 플러그를 형성하는 단계; 및 식각 공정을 수행하여 활성영역과 그 이외 영역의 경계 부분에 잔류되어 있는 폴리실리콘의 잔유물을 제거하는 단계를 포함한다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명의 다른 반도체 소자의 제조방법은, 활성영역을 한정하는 트랜치형의 소자분리막들이 구비된 반도체 기판 상에 게이트 전극과 질화막 패턴이 적층된 수 개의 적층 구조물들을 형성하는 단계; 상기 적층 구조물의 측벽에 질화막 재질의 스페이서를 형성하는 단계; 상기 반도체 기판 및 상기 스페이서가 형성된 적층 구조물들 상에 균일한 두께로 질화막 재질의 베리어막을 형성하고, 상기 베리어막 상에 확산방지막을 증착하는 단계; 상기 확산방지막 상에 표면 평탄화가 이루어진 층간절연막을 형성하는 단계; 상기 베리어막이 노출될 때까지, 상기 층간절연막과 확산방지막을 연마하는 단계; 상기 단계까지의 결과물 상에 산화막을 증착하고, 상기 산화막 상에 비반사막을 증착하는 단계; 상기 비반사막 상에 활성영역 이외의 부분을 가리는 감광막 패턴을 형성하는 단계; 상기 감광막 패턴을 식각 마스크로하는 식각 공정을 수행하여 노출된 비반사막 부분과 그 하부의 산화막, 확산방지막 및 층간절연막을 제거하는 단계; 상기 감광막 패턴을 제거하는 단계; 식각 공정을 수행하여 활성영역에 잔류된 베리어막을 제거하는 단계; 상기 단계까지의 결과물 상에 적층 구조물들 사이를 매립시키는 정도의 두께로 폴리실리콘막을 증착하는 단계; 상기 질화막 패턴이 노출될 때까지, 산화막용 슬러를 이용한 1차 화학적기계연마 공정을 수행하여 게이트 전극과 질화막 패턴이 적층되어 있는 적층 구조물들 사이에 폴리 플러그를 형성하는 단계; 및 활성영역과 그 이외 영역의 경계면에 잔류되는 폴리실리콘의 잔유물이 제거되도록, 폴리실리콘용 슬러리를 이용한 2차 화학적기계연마 공정을 수행하는 단계를 포함한다.
본 발명에 따르면, 폴리 플러그의 형성을 완료한 후에, 습식 식각 또는 연마 공정을 더 수행함으로써, 오픈 지역과 오픈되지 않은 지역의 경계 부분에서 폴리 스트링거가 발생되는 것을 방지할 수 있다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 2a 내지 도 2g는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도로서, 이를 설명하면 다음과 같다.
우선, 도 2a에 도시된 바와 같이, 활성영역을 한정하는 트랜치형 소자분리막들(도시안됨) 구비된 반도체 기판(21) 상에 게이트용 도전막을 증착하고, 상기 게이트용 도전막 상에 이격되어 배치되는 질화막 패턴들(23)을 형성한다. 그런다음, 질화막 패턴(23)을 식각 마스크로하는 식각 공정을 수행하여 게이트 전극들(22)을 형성한다. 여기서, 게이트 전극(22)은 폴리실리콘막과 실리사이드막이 적층된 폴리사이드 구조로 형성하는 것도 가능하다. 그리고, 질화막 패턴(23)은 후속의 공정이 진행되는 동안 게이트 전극(22)이 노출되는 것을 방지함으로써, 스페이서와 함께 게이트 전극들(22)간을 분리시키는 역할을 한다.
이어서, 상기 결과물 상에 PECVD 또는 LPCVD 방식으로 100∼700Å 두께로 질화막을 증착하고, 상기 질화막에 대한 블랭킷 식각 공정을 수행하여 게이트 전극(22)과 질화막 패턴(23)의 적층 구조물의 측벽에 질화막 재질의 스페이서(24)를 형성한다.
그 다음, PECVD 또는 LPCVD 방식으로 상기 반도체 기판(21) 및 스페이서(24)가 형성된 적층 구조물 상에 균일한 두께로 질화막 재질로된 베리어막(25)을 형성하고, 상기 베리어막(25) 상에 후속에 증착되는 BPSG막과 같은 층간절연막에 도핑된 불순물이 게이트 전극(22)으로 확산되는 것을 방지하기 위한 확산 방지막(26)을 증착한다. 여기서, 상기 확산 방지막(26)은 고온 산화막으로 형성하며, 그 두께는 50∼400Å 정도로 함이 바람직하다.
그리고나서, 상기 결과물 상에 BPSG막, PSG막, TEOS막과 같은 층간절연막(27)을 4,000∼10,000Å 두께로 증착하고, 300∼1,000℃의 온도에서 열처리를 수행하여 그 표면을 대략적으로 평탄화시킨다.
다음으로, 도 2b에 도시된 바와 같이, 게이트 전극(22) 상의 질화막 패턴(23)이 노출될 때까지 CMP 공정으로 층간절연막(27), 확산 방지막(26) 및 베리어막(25)을 연마한다.
그 다음, 도 2c에 도시된 바와 같이, 후속의 식각 공정에서 질화막 패턴(23)이 손실되는 것을 최소화하기 위하여, 상기 결과물 상에 BPSG막, PSG막 TEOS 산화막, 또는, 고밀도 플라즈마 산화막 중에서 선택되는 하나의 산화막(28)을 전면 증착하고, 상기 산화막(28) 상에 후속의 마스크 공정에서 공정 마진을 증가시키기 위하여 비반사막(29)을 증착한 후, 상기 비반사막(29) 상에 활성영역 이외의 부분을가리는 감광막 패턴(30)을 형성한다. 여기서, 상기 비반사막(29)은 TEOS 산화막, 또는, SiON막으로 형성함이 바람직하다.
다음으로, 도 2d에 도시된 바와 같이, 감광막 패턴(30)을 마스크로하는 식각 공정을 수행하여, 활성영역 상에 형성된 비반사막(29) 및 산화막(28) 부분과 잔류된 층간절연막(27) 및 확산 방지막(26)을 제거한다. 이때, 도시된 바와 같이, 오픈 지역과 오픈되지 않은 지역간의 경계면 부분에서 국부적인 질화막 패턴(23)의 손실이 발생된다.
그 다음, 도 2e에 도시된 바와 같이, 감광막 패턴을 제거한 상태에서, 폴리 플러그가 형성될 반도체 기판(21) 부분을 노출시키기 위하여, 잔류된 산화막(28)을 식각 베리어로 이용하여 게이트 전극들(22) 사이의 베리어막(25) 부분을 제거한다. 이때, 이전 공정에서 발생된 질화막 패턴(23)의 국부적인 손실은, 도시된 바와 같이, 더욱 심화된다.
이어서, 도 2f에 도시된 바와 같이, 상기 단계까지의 결과물 상에 1,000∼5,000Å 두께로 폴리실리콘막을 증착하고, 질화막 패턴(23)이 노출될 때까지, 상기 폴리실리콘막에 대한 CMP 공정을 수행하여 게이트 전극들(22) 사이에 폴리 플러그(31)를 형성한다. 이러한 폴리 플러그(31)는 후속 공정인 비트라인 및 캐패시터 형성 공정에서 콘택 플러그로서 이용된다.
여기서, 도시된 바와 같이, 폴리실리콘막에 대한 CMP 공정을 완료한 후에는 오픈 지역과 오픈되지 않은 지역의 경계 부분에서 발생된 질화막 패턴의 손실로 인하여, 이 부분에서 폴리실리콘의 잔유물(31a)이 발생하게 된다. 그런데, 이러한 폴리실리콘의 잔유물(31a)이 게이트 전극들(22)간을 연결시키는 폴리 스트링거로서 작용하기 때문에, 이러한 폴리 스트링거로 인한 게이트 전극들간의 쇼트가 발생하게 된다.
따라서, 상기한 폴리실리콘의 잔유물(31a)을 제거하기 위하여, 도 2g에 도시된 바와 같이, 본 발명의 실시예에서는 질산과 불산이 100∼500 : 1의 비율로 희석된 화학용액을 분당 50∼1,000ml의 유량으로 플로우시키는 습식 식각 공정을 수행한다. 이때, 화학용액의 온도는 10∼100℃로 유지시킨다. 이 결과, 도시된 바와 같이, 질화막 패턴(23)의 손실로 인하여 잔류된 폴리실리콘의 잔유물은 제거된다.
한편, 본 발명의 다른 실시예로서, 게이트 전극들 사이에 폴리 플러그를 형성한 후에, 습식 식각 공정 대신에 폴리실리콘용 슬러리를 이용한 CMP 공정을 추가로 더 수행하여 폴리실리콘의 잔유물을 제거할 수도 있다.
이 경우에는, 상기한 도 2e 단계까지의 공정을 진행한 후에, 도 3a에 도시된 바와 같이, 폴리실리콘막(41)을 게이트 전극들(22) 사이 부분만 매립시킬 수 있을 정도의 두께, 예컨데, 500∼1,000Å 두께로 증착한 후에, 도 3b에 도시된 바와 같이, 산화막용 슬러리를 이용하여 질화막 패턴(23)이 노출될 때까지, 1차 CMP 공정을 수행하고, 이어서, 도 3c에 도시된 바와 같이, 폴리실리콘용 슬러리를 이용한 2차 CMP 공정을 수행하여 폴리실리콘의 잔유물을 제거한다.
여기서, 산화막용 슬러리는 실리카, 알루미나 또는 세리아와 같은 연마제가 함유된 것을 사용하며, 산화막용 슬러리의 pH는 8∼13으로 유지시킨다. 또한, 1차 및 2차 CMP 공정시, 슬러리 내의 연마제의 크기를 15∼400㎚로 유지시키고, 슬러리의 유량을 100∼500ml/min으로 유지시킨다.
이상에서와 같이, 본 발명은 일련의 EM-SAC 공정을 수행한 후에, 습식 식각 공정 또는 연마 공정을 추가로 더 수행함으로써, 질화막 패턴의 손실로 인하여 발생되는 폴리실리콘의 잔유물을 용이하게 제거시킬 수 있으며, 이에 따라, 게이트 전극들간의 쇼트를 방지할 수 있는 것에 기인하여 소자의 제조 수율을 향상시킬 수 있음은 물론 신뢰성도 향상시킬 수 있다.
한편, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.

Claims (7)

  1. 활성영역을 한정하는 트랜치형의 소자분리막들이 구비된 반도체 기판 상에 게이트 전극과 질화막 패턴이 적층된 수 개의 적층 구조물들을 형성하는 단계;
    상기 적층 구조물의 측벽에 질화막 재질의 스페이서를 형성하는 단계;
    상기 반도체 기판 및 상기 스페이서가 형성된 적층 구조물들 상에 균일한 두께로 질화막 재질의 베리어막을 형성하고, 상기 베리어막 상에 확산방지막을 증착하는 단계;
    상기 확산방지막 상에 표면 평탄화가 이루어진 층간절연막을 형성하는 단계;
    상기 베리어막이 노출될 때까지, 상기 층간절연막과 확산방지막을 연마하는 단계;
    상기 단계까지의 결과물 상에 산화막을 증착하고, 상기 산화막 상에 비반사막을 증착하는 단계;
    상기 비반사막 상에 활성영역 이외의 부분을 가리는 감광막 패턴을 형성하는 단계:
    상기 감광막 패턴을 식각 마스크로하는 식각 공정을 통해 노출된 비반사막 부분과 그 하부의 산화막, 확산방지막 및 층간절연막 부분을 제거하는 단계;
    상기 감광막 패턴을 제거하는 단계;
    식각 공정을 수행하여 활성영역에 잔류된 베리어막을 제거하는 단계;
    상기 단계까지의 결과물 상에 폴리실리콘막을 증착하고, 상기 질화막 패턴이노출될 때까지, 상기 폴리실리콘막을 연마하여 게이트 전극과 질화막 패턴이 적층되어 있는 적층 구조물들 사이에 폴리 플러그를 형성하는 단계; 및
    식각 공정을 수행하여 활성영역과 그 이외 영역의 경계 부분에 잔류되어 있는 폴리실리콘의 잔유물을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서, 상기 폴리실리콘의 잔유물을 제거하기 위한 식각 공정은, 질산과 불산이 100∼500 : 1의 비율로 희석된 화학용액을 이용한 습식 식각 공정으로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 2 항에 있어서, 상기 화학용액은 10∼100℃의 온도를 유지시키며, 분당 50∼1,000ml의 유량으로 플로우시키는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 활성영역을 한정하는 트랜치형의 소자분리막들이 구비된 반도체 기판 상에 게이트 전극과 질화막 패턴이 적층된 수 개의 적층 구조물들을 형성하는 단계;
    상기 적층 구조물의 측벽에 질화막 재질의 스페이서를 형성하는 단계;
    상기 반도체 기판 및 상기 스페이서가 형성된 적층 구조물들 상에 균일한 두께로 질화막 재질의 베리어막을 형성하고, 상기 베리어막 상에 확산방지막을 증착하는 단계;
    상기 확산방지막 상에 표면 평탄화가 이루어진 층간절연막을 형성하는 단계;
    상기 베리어막이 노출될 때까지, 상기 층간절연막과 확산방지막을 연마하는 단계;
    상기 단계까지의 결과물 상에 산화막을 증착하고, 상기 산화막 상에 비반사막을 증착하는 단계;
    상기 비반사막 상에 활성영역 이외의 부분을 가리는 감광막 패턴을 형성하는 단계;
    상기 감광막 패턴을 식각 마스크로하는 식각 공정을 수행하여 노출된 비반사막 부분과 그 하부의 산화막, 확산방지막 및 층간절연막 부분을 제거하는 단계;
    상기 감광막 패턴을 제거하는 단계;
    식각 공정을 수행하여 활성영역에 잔류된 베리어막 부분을 제거하는 단계;
    상기 단계까지의 결과물 상에 적층 구조물들 사이를 매립시키는 정도의 두께로 폴리실리콘막을 증착하는 단계;
    상기 질화막 패턴이 노출될 때까지, 산화막용 슬러를 이용한 1차 화학적기계연마 공정을 수행하여 게이트 전극과 질화막 패턴이 적층되어 있는 적층 구조물들 사이에 폴리 플러그를 형성하는 단계; 및
    활성영역과 그 이외 영역의 경계면에 잔류되는 폴리실리콘의 잔유물이 제거되도록, 폴리실리콘용 슬러리를 이용한 2차 화학적기계연마 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 4 항에 있어서, 상기 폴리실리콘막은 500∼1,000Å 두께로 증착하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 4 항에 있어서, 상기 산화막용 슬러리는 pH를 8∼13으로 유지하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 4 항에 있어서, 상기 1차 및 2차 화학적기계연마 공정은 슬러리 내의 연마제의 크기를 15∼400㎚로 유지시키고, 슬러리의 유량을 100∼500ml/min으로 유지시키는 것을 특징으로 하는 반도체 소자의 제조방법.
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