KR20020055135A - 반도체소자의 캐패시터 제조방법 - Google Patents
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Abstract
본 발명에 따른 반도체소자의 캐패시터 제조방법은, 셀지역과 셀주변지역이 정의된 반도체기판을 제공하는 단계; 상기 반도체기판상에 제1층간절연막을 형성하는 단계; 상기 반도체기판의 셀지역을 노출시키도록 제1층간절연막을 선택적으로 패터닝하여 제1콘택홀을 형성하는 단계; 상기 제1콘택홀내에 랜딩플러그를 형성하는 단계; 상기 랜딩플러그를 포함한 전체 구조의 상면에 제2층간절연막을 형성하는 단계; 상기 제2층간절연막을 선택적으로 패터닝하여 비트라인콘택홀을 형성하는 단계; 상기 비트라인콘택홀상에 금속장벽층과 비트라인을 형성하는 단계; 상기 전체 구조의 상면에 제3층간절연막을 형성하는 단계; 상기 제3층간절연막을 선택적으로 패터닝하여 상기 셀지역과 셀주변지역의 반도체기판을 동시에 노출시키는 제2콘택홀을 형성하는 단계; 상기 제2콘택홀내에 스토리지노드용 콘택플러그를 형성하는 단계;를 포함하여 이루어진다.
Description
본 발명은 반도체소자의 제조방법에 관한 것으로서, 보다 상세하게는 CMP 공정시 셀주변지역의 디싱(Dishing)을 방지하기 위하여 스토리지노드 콘택플러그를형성하여 디싱을 최소화시킬 수 있는 반도체소자의 캐패시터 제조방법에 관한 것이다.
종래기술에 있어서는, 스토리지노드의 콘택플러그형성시에 CMP공정을 사용하게 됨에 따라 셀주변지역에서 디싱(Dishing)이 발생하여 후속 층을 형성할 때 공정상의 많은 문제들이 야기된다.
이에 본 발명은 상기 종래기술의 제반 문제점을 해결하기 위하여 안출한 것으로서, CMP 공정시 셀주변지역의 디싱(Dishing)을 방지하기 위하여 스토리지 노드 콘택플러그를 형성하여 디싱을 최소화시킬 수 있는 반도체소자의 캐패시터 제조방법을 제공함에 있다.
또한, 본 발명의 다른 목적은 셀주변지역의 단차를 방지할 수 있는 반도체 소자의 캐패시터 제조방법을 제공함에 있다.
도 1 내지 도 6은 본 발명에 따른 반도체소자의 캐패시터 제조방법을 설명하기 위한 공정단면도이다.
[도면부호의 설명]
1 : 반도체기판 2 : 소자분리막
9 : 제1산화막 10 : 제1감광막패턴
11 : 제1콘택홀 12 : 랜딩플러그
13 : 제2산화막 15 : 비트라인
18 : 제3산화막 19 : 질화막
20 : 제2감광막패턴 21 : 제1콘택홀
22a, 22b : 스토리지노드콘택플러그
상기 목적을 달성하기 위한 본 발명은, 셀지역과 셀주변지역이 정의된 반도체기판을 제공하는 단계; 상기 반도체기판상에 제1층간절연막을 형성하는 단계; 상기 반도체기판의 셀지역을 노출시키도록 제1층간절연막을 선택적으로 패터닝하여 제1콘택홀을 형성하는 단계; 상기 제1콘택홀내에 랜딩플러그를 형성하는 단계; 상기 랜딩플러그를 포함한 전체 구조의 상면에 제2층간절연막을 형성하는 단계; 상기 제2층간절연막을 선택적으로 패터닝하여 비트라인콘택홀을 형성하는 단계; 상기 비트라인콘택홀상에 금속장벽층과 비트라인을 형성하는 단계; 상기 전체 구조의 상면에 제3층간절연막을 형성하는 단계; 상기 제3층간절연막을 선택적으로 패터닝하여 상기 셀지역과 셀주변지역의 반도체기판을 동시에 노출시키는 제2콘택홀을 형성하는 단계; 상기 제2콘택홀내에 스토리지노드용 콘택플러그를 형성하는 단계;를 포함하여 이루어지는 것을 특징으로한다.
이하, 본 발명에 따른 반도체소자의 캐패시터 제조방법을 첨부된 도면을 참조하여 상세히 설명한다.
도 1 내지 6은 본 발명에 따른 반도체소자의 캐패시터 제조방법을 설명하기 위한 공정단면도이다.
본 발명에 따른 반도체소자의 캐패시터 제조방법은, 도 1에 도시된 바와같이, 반도체기판(1)상에 활성영역과 필드영역을 정의하기 위한 소자절연막(2)을 형성한다.
그다음, 상기 반도체기판(1)의 활성영역상에 게이트절연막(3), 폴리실리콘층(4), 확산방지막(5), 금속층(6) 및 패드절연막(7)을 형성하고, 이들을 게이트패턴용 마스크(미도시)를 이용하여 선택적으로 패터닝하여 워드라인(30)을 형성한다.
이어서, 상기 워드라인(30)의 측벽에 절연막스페이서(8)을 형성한다.
그다음, 전체구조의 상면에 층간절연막용 제1산화막(9)을 증착하여 표면을 평탄화시킨다. 이때, 제1산화막(9)으로는 BPSG, USG, PSG, SOG, LPTEOS, PETEOS, HDP 계열의 산화물질을 사용한다.
이어서, 도 2에 도시된 바와같이, 상기 제1산화막(9)상에 상기 플러그 콘택마스크용 감광막패턴(10)을 형성한다.
그다음, 상기 감광막패턴(10)을 마스크로 상기 제1산화막(9)을 선택적으로 제거하여 상기 반도체기판(1)을 선택적으로 노출시키는 콘택홀(11)을 형성한다.
이어서, 도 3에 도시된 바와같이, 상기 감광막패턴(10)을 제거하고, 상기 전체 구조의 상면에 상기 콘택홀(11)을 매립하는 랜딩플러그용 도전층을 증착하고, 이를 CMP공정을 이용하여 전면식각하여 평탄화시켜 상기 랜딩플러그(12)를 형성한다. 또한, 상기 랜딩플러그는 에치백공정과 CMP공정을 혼합하여 형성할 수도 있다.
그다음, 도 4에 도시된 바와같이, 제2산화막(13)을 증착하고, 이를 비트라인콘택용 마스크를 이용하여 선택적으로 제거한다. 이때, 제2산화막(13)으로는 BPSG, USG, PSG, SOG, LPTEOS, PETEOS, HDP 계열의 산화물질을 사용한다.
이어서, 전체 구조의 상면에 장벽금속층(14)과 비트라인금속층(15) 및 패드절연막(160을 순차적으로 증착하고, 이들을 비트라인형성마스크를 이용하여 선택적으로 패터닝하여 장벽금속층패턴(14)과 비트라인(15) 및 패드절연막패턴(16)을 형성한다.
그다음, 상기 비트라인(15)와 패드절연막(16)의 측면에 절연막 스페이서(17)을 형성한다.
이어서, 도 5에 도시된 바와같이, 전체 구조의 상면에 제3산화막(18)과 질화막(19)을 순차적으로 형성한다. 이때, 제3산화막(19)으로는 BPSG, USG, PSG, SOG, LPTEOS, PETEOS, HDP 계열의 산화물질을 사용한다.
그다음, 상기 제1질화막(19)상에 스토리지노드 콘택마스크용 감광막패턴(20)을 형성한다.
이어서, 상기 감광막패턴(20)을 마스크로 상기 제1질화막(19), 제3산화막(18) 및 제2산화막(13)을 선택적으로 패터닝하여 상기 랜딩플러그(12)의 상면을 노출시키는 제2콘택홀(21)을 형성하여 셀지역과 셀주변지역을 동시에 개구시킨다.
그다음, 도 6에 도시된 바와같이, 상기 제2감광막패턴(20)을 제거하고, 상기 제2콘택홀(21)을 포함한 상기 전체구조의 상면에 상기 제2콘택홀(21)을 매립하는 도전층(22)을 형성한다.
이어서, 상기 도전층(22)을 CMP공정을 이용하여 전면식각하여 셀지역의 스토리지노드 콘택플러그(22a)와 셀주변지역의 스토리지노드콘택플러그(22b)를 각각 형성하여 이들을 격리시킨다.
이때, 셀주변지역의 스트로지노드콘택 플러그(22b)는 CMP공정시에 디싱(dishing)을 최소화하기 위해 형성한다. 또한, 상기 스토리지노드콘택 플러그(22b)는 CMP장벽으로 사용한다.
그리고, 상기 스토리지노드 콘택플러그는 섬형태 또는 바아 형태로 형성한다.
상기에서 설명한 바와같이, 본 발명에 따른 반도체소자의 캐패시터 제조방법에 있어서는 다음과 같은 효과가 있다.
본 발명에 따른 반도체소자의 캐패시터에 있어서는, 셀주변지역에 스토리지노드 콘택플러그를 CMP 장벽으로 형성하므로써 CMP공정시에 셀주변지역이 디싱을 최소화할 수가 있다.즉, 셀지역과 셀주변지역의 단차가 거의 없어지게 된다.
Claims (14)
- 셀지역과 셀주변지역이 정의된 반도체기판을 제공하는 단계;상기 반도체기판상에 제1층간절연막을 형성하는 단계;상기 반도체기판의 셀지역을 노출시키도록 제1층간절연막을 선택적으로 패터닝하여 제1콘택홀을 형성하는 단계;상기 제1콘택홀내에 랜딩플러그를 형성하는 단계;상기 랜딩플러그를 포함한 전체 구조의 상면에 제2층간절연막을 형성하는 단계;상기 제2층간절연막을 선택적으로 패터닝하여 비트라인콘택홀을 형성하는 단계;상기 비트라인콘택홀상에 금속장벽층과 비트라인을 형성하는 단계;상기 전체 구조의 상면에 제3층간절연막을 형성하는 단계;상기 제3층간절연막을 선택적으로 패터닝하여 상기 셀지역과 셀주변지역의 반도체기판을 동시에 노출시키는 제2콘택홀을 형성하는 단계;상기 제2콘택홀내에 스토리지노드용 콘택플러그를 형성하는 단계;를 포함하여 이루어지는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
- 제1항에 있어서, 상기 제1층간절연막형성전에 워드라인 형성공정을 더 포함하는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
- 제1항에 있어서, 상기 제1, 2, 3 층간절연막은 산화막을 사용하는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
- 제3항에 있어서, 상기 산화막으로는 BPSG, USG, PSG, SOG, LPTEOS, PETEOS, HDP 계열의 산화물질을 사용하는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
- 제1항에 있어서, 상기 제1층간절연막은 CMP공정을 이용하여 평탄화시키는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
- 제1항에 있어서, 상기 제1층간절연막은 에치백공정을 이용하여 평탄화시키는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
- 제1항에 있어서, 상기 랜딩플러그는 에치백공정과 CMP공정을 혼합하여 형성하는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
- 제1항에 있어서, 상기 랜딩플러그는 CMP공정을 이용하여 형성하는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
- 제1항에 있어서, 상기 제3층간절연막상에 질화막을 형성하는 공정을 더 포함하는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
- 제9항에 있어서, 상기 스토리지노드용 콘택 형성시에 상기 질화막과 제3층간절연막을 선택적으로 제거하여 형성하는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
- 제1항에 있어서, 상기 스토리지노드 콘택플러그는 CMP장벽으로 사용하는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
- 제1항에 있어서, 상기 스트로지노드콘택플러그는 에치백공정과 CMP공정을 혼합하여 형성하는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
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