KR100745063B1 - 반도체장치의 랜딩 플러그 제조 방법 - Google Patents

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Abstract

본 발명은 반도체장치의 랜딩 플러그 제조방법에 관한 것으로서, 이 방법은 반도체 기판 상부에 도프트 폴리실리콘 및 하드 마스크가 적층되고, 이들 측벽에 스페이서로 이루어진 워드 라인을 형성하고, 스페이서 사이에 랜딩 플러그를 형성하고, 랜딩 플러그가 인접한 스페이서 사이에 블록킹 절연막을 형성한다. 그러므로, 본 발명은 블록킹 절연막에 의해 집적 반도체장치의 높은 에스팩트 비율에 의해 발생될 수 있는 랜딩 플러그 사이의 브릿지가 방지된다.
랜딩 플러그, 브릿지, 블록킹 절연막

Description

반도체장치의 랜딩 플러그 제조 방법{Method for fabricating a landing plug of semiconductor device}
도 1a 및 도 1b는 종래 기술에 의한 반도체 장치의 랜딩 플러그 제조 공정시 발생된 보이드 및 브릿지를 나타낸 수직 단면도 및 평면도,
도 2a 및 도 2b는 본 발명의 일 실시예의 제조 방법에 따라 트랜지스터를 형성한 구조물의 수직 단면도 및 평면도,
도 3a 및 도 3b는 본 발명의 일 실시예의 제조 방법에 따라 랜딩 플러그를 형성한 구조물의 수직 단면도 및 평면도,
도 4a 및 도 4b는 본 발명의 일 실시예의 제조 방법에 따라 블록킹 절연막을 형성한 구조물의 수직 단면도 및 평면도,
도 5는 본 발명의 다른 실시예에 따른 랜딩 플러그의 레이아웃을 나타낸 평면도.
* 도면의 주요 부분에 대한 부호의 설명 *
100 : 실리콘기판 102 : 필드산화막
104 : 게이트 산화막 106 : 게이트 전극
108 : 하드 마스크 110 : 스페이서
111 : 소오스/드레인 영역 112 : 워드 라인
114 : 층간 절연막 116 : 랜딩 플러그 마스크 영역
118 : 랜딩 플러그 120, 120a : 블록킹 절연막
본 발명은 반도체 장치의 제조방법에 관한 것으로, 특히 고집적 반도체장치의 높은 에스팩트 비율에 따른 콘택홀의 미세 선폭에서 발생되는 보이드 또는 브릿지로 불량을 방지할 수 있는 반도체장치의 랜딩 플러그 제조 방법에 관한 것이다.
반도체 장치의 고집적화 됨에 따라 메모리 셀 크기가 점점 감소되면서 워드 라인 또는 비트라인 사이의 콘택 마진이 점차 작아지고 있다. 이에 따라, 콘택 마진을 높이기 위한 방안으로서, 널리 알려진 자기정렬 콘택(self-aligned contact: 이하 SAC라 함) 제조 기술이 있다. 이는 주변구조물의 단차를 이용하여 콘택홀을 형성하는 것으로, 주변구조물의 높이, 콘택홀이 형성될 절연물질의 두께 및 식각방법 등에 의해 다양한 크기의 콘택홀을 마스크 사용없이 얻을 수 있기 때문에 고집적화에 의해 미세화되는 반도체장치의 실현에 적합한 방법으로 사용된다.
종래 SAC 방식의 랜딩 플러그(landing plug)는 게이트 전극 사이를 층간 절연막으로 채우고 랜딩 플러그가 형성될 부분을 게이트 전극의 스페이서에 SAC 식각 하여 콘택홀을 형성하고, 이 콘택홀에 도프트 폴리실리콘을 매립하고 CMP(Chemical Mechanical Polishing)로 연마하여 제조한다.
그러나, 종래 SAC 방식의 랜딩 플러그 제조 방법은 고집적 반도체장치의 디자인 룰에 의해 SAC 콘택홀이 높은 에스펙트 비율(aspect ratio)을 갖기 때문에 랜딩 플래그의 콘택홀 선폭이 매우 작아진다. 이로 인해, SAC 구조의 랜딩 플러그 콘택홀에 층간 절연막의 갭필(gap-fill)이 어렵게 되어 층간 절연막내에 보이드(void)가 형성되게 된다.
도 1a 및 도 1b는 종래 기술에 의한 반도체 장치의 랜딩 플러그 제조 공정시 발생된 보이드 및 브릿지를 나타낸 수직 단면도 및 평면도이다. 10은 실리콘 기판, 12는 게이트산화막, 14는 게이트산화막, 16은 하드 마스크, 18은 스페이서, 20은 워드 라인, 22는 층간 절연막, 26은 랜딩 플러그이다.
도 1a에 도시된 바와 같이, 층간 절연막(22)의 제조 공정시 게이트 전극(14) 사이의 공간이 감소되고 게이트 전극(14)의 높이가 증가됨에 따라 스페이서(18) 사이에 층간 절연막(22)이 제대로 갭필되지 못해 보이드(24)가 형성된다.
도 1b에 도시된 바와 같이, SAC 식각 공정이후 랜딩 플러그용 도프트 폴리실리콘 증착 공정시 스텝커버리지(step coverage)가 우수한 폴리실리콘이 보이드(24)를 따라서 인접한 랜딩 플러그(26)사이에서 브릿지(28)가 발생하게 된다. 이에 따라, 랜딩 플러그(26)의 브릿지(28)로 인해 인접한 셀 트랜지스터사이에서 쇼트 문제가 야기된다.
종래 기술에서는 브릿지 불량을 방지하기 위해 층간 절연막의 증착 공정시 스팀 어닐링(steam anneal)을 실시하지만, 이 스팀 어닐링 공정은 NMOS 트랜지스터의 험프 등의 측면 효과를 야기시켜 반도체장치의 수율 및 신뢰성이 저하된다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 층간 절연막의 증착 및 랜딩 플러그 공정 후에 인접한 랜딩 플러그 사이의 콘택전극 또는 플러그 사이에 블록킹 절연막을 추가 형성함으로써, 랜딩 플러그 사이의 브릿지를 방지할 수 있는 반도체장치의 랜딩 플러그 제조 방법을 제공하는 데 있다.
상기 목적을 달성하기 위하여 본 발명은 반도체 기판 상부에 도전체 패턴 및 하드 마스크가 적층되고, 이들 측벽에 스페이서로 이루어진 도전 라인을 형성하는 단계와, 스페이서 사이에 랜딩 플러그를 형성하는 단계와, 랜딩 플러그가 인접한 스페이서 사이에 블록킹 절연막을 형성하는 단계를 더 포함한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하기로 한다.
도 2a 내지 도 4b를 참조하면, 본 발명에 따른 반도체장치의 랜딩 플러그 제조방법은 다음과 같다.
도 2a 및 도 2b는 본 발명의 일 실시예의 제조 방법에 따라 트랜지스터를 형 성한 구조물의 수직 단면도 및 평면도이다. 실리콘 기판(100) 상부에 필드산화막(102)을 형성하고, 기판(100) 상부에 게이트 산화막(104)과, 워드 라인(112)으로서 도프트 폴리실리콘(106)과, 하드 마스크(108), 및 스페이서(110)를 형성한다. 그리고 기판내에 소오스/드레인 영역(111)을 형성하여 트랜지스터를 제조한다. 그 다음 상기 트랜지스터가 형성된 구조물 상부에 층간 절연막(114)을 형성한다. 미설명된 도면 부호 116은 랜딩 플러그가 형성될 활성 영역을 나타낸 것이다.
도 3a 및 도 3b는 본 발명의 일 실시예의 제조 방법에 따라 랜딩 플러그를 형성한 구조물의 수직 단면도 및 평면도이다. 상기 층간 절연막(114) 상부에 랜디 플러그 및 블록킹 영역을 정의하는 마스크 패턴(미도시함)을 형성하고 이를 이용한 식각 공정을 진행하여 층간 절연막(114)에 SAC 콘택홀(미도시함)을 형성한다. 그리고, SAC 콘택홀에 도프트 폴리실리콘을 매립하고 이를 CMP로 연마하여 스페이서(110) 사이에 랜딩 플러그(118)를 형성한다. 이때, 랜딩 플러그(118)는 소오스/드레인 영역과 연결된다.
도 4a 및 도 4b는 본 발명의 일 실시예의 제조 방법에 따라 블록킹 절연막을 형성한 구조물의 수직 단면도 및 평면도이다. 상기 랜딩 플러그(118)가 형성된 구조물의 나머지 SAC 콘택홀에 절연막(산화막 또는 질화막)을 매립하고 이를 전면 식각 또는 CMP로 평탄화하여 랜딩 플러그(118)가 인접한 스페이서(110) 사이에 블록킹 절연막(120)을 형성한다. 이때, 블록킹 절연막(120)의 패턴은 홀(hole) 타입으로 한다.
그러므로, 본 발명의 랜딩 플러그(118)는 층간 절연막(114)의 증착 공정시 워드 라인 사이의 공간이 좁고 SAC 콘택홀의 에스팩트 비율이 높을지라도 블록킹 절연막(120)에 의해 랜딩 플러그(118) 사이가 절연되기 때문에 셀 사이의 랜딩 플러그 브릿지가 방지된다.
도 5는 본 발명의 다른 실시예에 따른 랜딩 플러그의 레이아웃을 나타낸 평면도이다. 도 5에 도시된 바와 같이, 본 발명의 다른 실시예는 블록킹 절연막(120a)의 패턴을 워드 라인(112)과 수직 방향으로 배치된 바 타입(bar type)으로 형성한다. 이에 따라, 이후 형성될 스토리지노드 전극 사이, 스토리지노드 전극과 비트라인의 랜딩 플러그에서 발생되는 브릿지가 방지된다.
상기한 바와 같이, 본 발명은 SAC 방식으로 랜딩 플러그를 형성할 때 층간 절연막의 증착 및 랜딩 플러그 공정 후에 인접한 랜딩 플러그 사이의 콘택전극 또는 플러그 사이에 블록킹 절연막을 추가 형성함으로써, 랜딩 플러그 사이의 브릿지를 방지할 수 있다.
그러므로, 본 발명은 고집적 반도체장치의 높은 에스팩트 비율에 의해 발생될 수 있는 랜딩 플러그 사이의 브릿지를 제거할 수 있어 셀 트랜지스터의 사이의 쇼트 문제를 방지한다.

Claims (3)

  1. 반도체 기판 상에 순차 적층된 도전체 패턴 및 하드 마스크와, 이들의 양 측벽에 형성된 스페이서를 포함하는 복수의 도전 라인을 형성하는 단계;
    상기 복수의 도전 라인 사이에 복수의 랜딩 플러그를 형성하는 단계; 및
    서로 인접하는 두 도전 라인 사이에서 서로 인접하게 형성된 두 랜딩 플러그 사이에 블로킹 절연막을 형성하되, 상기 블록킹 절연막은 홀 타입 또는 이들 서로 인접하는 도전 라인과 수직하게 배치된 바 타입으로 형성되는 단계를 포함하는 반도체장치의 랜딩 플러그 제조 방법.
  2. 제 1항에 있어서, 상기 블록킹 절연막이 형성된 결과물을 전면 식각 또는 CMP로 평탄화하는 단계를 더 포함하는 반도체장치의 랜딩 플러그 제조 방법.
  3. 삭제
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