JPH08191145A - 絶縁ゲート型半導体素子およびその製造方法 - Google Patents
絶縁ゲート型半導体素子およびその製造方法Info
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Abstract
(57)【要約】
【目的】ゲート電極と主電極との間の耐圧不良が起きた
ときにも、半導体基板全体として使用不良にならないよ
うにする。 【構成】半導体基板をそれぞれユニットとなる複数の領
域に分割し、各領域のうち、ゲート電極と主電極との間
の不良ユニットについては、ゲートパッド電極と第二層
目のゲート配線との間の接触孔を絶縁材料で埋め、ゲー
ト電極、ソース電極間を短絡する配線との間の接触孔を
配線材料で埋める。良品ユニットについては逆にする。
ときにも、半導体基板全体として使用不良にならないよ
うにする。 【構成】半導体基板をそれぞれユニットとなる複数の領
域に分割し、各領域のうち、ゲート電極と主電極との間
の不良ユニットについては、ゲートパッド電極と第二層
目のゲート配線との間の接触孔を絶縁材料で埋め、ゲー
ト電極、ソース電極間を短絡する配線との間の接触孔を
配線材料で埋める。良品ユニットについては逆にする。
Description
【０００１】
【産業上の利用分野】本発明は、電力用のＭＯＳ型電界
効果トランジスタあるいは絶縁ゲート型バイポーラトラ
ンジスタ (以下ＩＧＢＴと略す) のように半導体基体上
に主電流制御用のゲート電極をもつ絶縁ゲート型半導体
素子およびその製造方法に関する。
効果トランジスタあるいは絶縁ゲート型バイポーラトラ
ンジスタ (以下ＩＧＢＴと略す) のように半導体基体上
に主電流制御用のゲート電極をもつ絶縁ゲート型半導体
素子およびその製造方法に関する。
【０００２】
【従来の技術】絶縁ゲート型半導体素子は電圧制御でき
る電力用半導体素子として活用されている。そのような
電力用半導体素子は、半導体チップを金属などの基板上
に固定し、主電極と絶縁されたゲート電極は、その電極
面に設けられたゲートパッド部にボンディングされる導
線により接続される。
る電力用半導体素子として活用されている。そのような
電力用半導体素子は、半導体チップを金属などの基板上
に固定し、主電極と絶縁されたゲート電極は、その電極
面に設けられたゲートパッド部にボンディングされる導
線により接続される。
【０００３】図２は、従来のＩＧＢＴの一例のユニット
セル部の断面図であり、半導体チップ１０の一方の主面
側でｐウエル２が高抵抗ｎ- 層１の表面層に拡散により
作られる。また、電子をｎ- 層１に注入するためのｎソ
ース層３がｐウエル２の表面層内に形成される。さら
に、ｐウエル２の端部にｎソース層３からｎ- 層１に電
子を注入するＭＯＳチャネル４を構成するために、ｐウ
エル２の端部の表面に薄いゲート酸化膜５を介して、例
えば多結晶シリコンからなるゲート電極６を設ける。ゲ
ート電極６の上は酸化膜７ですべて覆われ、その酸化膜
で覆われないｐウエル２およびソース層３の表面に接触
するソース電極８が、例えばＡｌ蒸着により形成されて
いる。ソース電極８は、ゲート電極６および厚いフィー
ルド酸化膜５１上のその延長部と酸化膜７により絶縁さ
れているので、ゲート・ソース間に電圧を印加すること
ができる。ｎ- 層１の下面側にはｎバッファ層１１を介
してｐドレイン層１２が設けられ、そのドレイン層１２
の表面に接触するドレイン電極１３が、例えばＡｌ蒸着
により形成されている。
セル部の断面図であり、半導体チップ１０の一方の主面
側でｐウエル２が高抵抗ｎ- 層１の表面層に拡散により
作られる。また、電子をｎ- 層１に注入するためのｎソ
ース層３がｐウエル２の表面層内に形成される。さら
に、ｐウエル２の端部にｎソース層３からｎ- 層１に電
子を注入するＭＯＳチャネル４を構成するために、ｐウ
エル２の端部の表面に薄いゲート酸化膜５を介して、例
えば多結晶シリコンからなるゲート電極６を設ける。ゲ
ート電極６の上は酸化膜７ですべて覆われ、その酸化膜
で覆われないｐウエル２およびソース層３の表面に接触
するソース電極８が、例えばＡｌ蒸着により形成されて
いる。ソース電極８は、ゲート電極６および厚いフィー
ルド酸化膜５１上のその延長部と酸化膜７により絶縁さ
れているので、ゲート・ソース間に電圧を印加すること
ができる。ｎ- 層１の下面側にはｎバッファ層１１を介
してｐドレイン層１２が設けられ、そのドレイン層１２
の表面に接触するドレイン電極１３が、例えばＡｌ蒸着
により形成されている。
【０００４】図３は、従来のＩＧＢＴのチップをソース
電極側から見た平面図で、点線１６で示された輪郭内に
形成されているゲート電極６を覆うソース電極８に図２
にも示したようにソース電流引き出し導線１４がボンデ
ィングされ、ソース電極８の窓部に露出するゲートパッ
ド電極９に図２にも示したようにゲート引き出し導線１
５がボンディングされている。ゲート引き出し導線１５
はゲート端子に接続される。なお、チップ１０の周辺部
には、ソース・ドレイン間耐圧を出すためのガードリン
グ１７がある。
電極側から見た平面図で、点線１６で示された輪郭内に
形成されているゲート電極６を覆うソース電極８に図２
にも示したようにソース電流引き出し導線１４がボンデ
ィングされ、ソース電極８の窓部に露出するゲートパッ
ド電極９に図２にも示したようにゲート引き出し導線１
５がボンディングされている。ゲート引き出し導線１５
はゲート端子に接続される。なお、チップ１０の周辺部
には、ソース・ドレイン間耐圧を出すためのガードリン
グ１７がある。
【０００５】
【発明が解決しようとする課題】電力用半導体素子のチ
ップ１０の面積を大きくすることは、１チップ当たりの
電流容量の増大、オン電圧の低減を実現するとともに、
ガードリング部１７やゲートパッド部９の素子全体に占
める比率を低くすることによる半導体基体の利用率の向
上、組み立て構造の簡略化などの利点がある。しかし、
チップの大面積化をする上での問題の一つとして、ゲー
ト・ソース間耐圧不良の問題がある。ＩＧＢＴの場合、
ゲート電圧の電圧によりチャネルの開閉を行い、ドレイ
ン電流のオン・オフを行う。ゲート・ソース間が短絡さ
れていたり不充分な耐圧しかなかった場合、ドレイン電
流の正常な制御ができない。
ップ１０の面積を大きくすることは、１チップ当たりの
電流容量の増大、オン電圧の低減を実現するとともに、
ガードリング部１７やゲートパッド部９の素子全体に占
める比率を低くすることによる半導体基体の利用率の向
上、組み立て構造の簡略化などの利点がある。しかし、
チップの大面積化をする上での問題の一つとして、ゲー
ト・ソース間耐圧不良の問題がある。ＩＧＢＴの場合、
ゲート電圧の電圧によりチャネルの開閉を行い、ドレイ
ン電流のオン・オフを行う。ゲート・ソース間が短絡さ
れていたり不充分な耐圧しかなかった場合、ドレイン電
流の正常な制御ができない。
【０００６】図２、図３に示したような構造において、
例えばフォトプロセス時に酸化膜７にマスク設計以外の
穴や欠陥が発生した場合、ゲート電極６となる多結晶シ
リコン層にソース電極８が接触する。また、ソース電極
８と同時に蒸着されるゲートパッド電極９あるいはゲー
ト配線とソース電極との間のエッチングによる分離が悪
い場合、ゲート・ソース短絡となる。そのほか、ゲート
電極６の下のゲート酸化膜５に欠陥がある場合もゲート
・ソース間耐圧不良となる。
例えばフォトプロセス時に酸化膜７にマスク設計以外の
穴や欠陥が発生した場合、ゲート電極６となる多結晶シ
リコン層にソース電極８が接触する。また、ソース電極
８と同時に蒸着されるゲートパッド電極９あるいはゲー
ト配線とソース電極との間のエッチングによる分離が悪
い場合、ゲート・ソース短絡となる。そのほか、ゲート
電極６の下のゲート酸化膜５に欠陥がある場合もゲート
・ソース間耐圧不良となる。
【０００７】このような欠陥がチップ内で１個でもある
場合、ゲート・ソース間耐圧不良となり、そのチップは
使えない。フォトプロセスの改良などを重ねても、ウエ
ーハ内で少なからず欠陥が発生することが避けられず、
チップが大面積になるチップの歩留まりが落ちる。本発
明の目的は、このような観点から、ゲート電極と主電極
との間の耐圧不良が起きても半導体基板全体として使用
不能になることのない電力用半導体素子およびその製造
方法を提供することにある。
場合、ゲート・ソース間耐圧不良となり、そのチップは
使えない。フォトプロセスの改良などを重ねても、ウエ
ーハ内で少なからず欠陥が発生することが避けられず、
チップが大面積になるチップの歩留まりが落ちる。本発
明の目的は、このような観点から、ゲート電極と主電極
との間の耐圧不良が起きても半導体基板全体として使用
不能になることのない電力用半導体素子およびその製造
方法を提供することにある。
【０００８】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の絶縁ゲート型半導体素子は、半導体基板
が、その一主面上に絶縁膜を介して設けられるゲート電
極と、このゲート電極への電圧印加により制御される主
電流を半導体基板に流す主電極とをそれぞれ有する複数
の領域に分割され、主電極ならびにゲート電極に接続さ
れて主電極の開口部に位置する第一層目のゲート配線お
よびゲートパッド電極を覆う絶縁膜に、ゲートパッド電
極に達する第一の接触孔、第一層目のゲート配線に達す
る第二の接触孔および主電極に達する第三の接触孔が開
けられ、第一の接触孔上を第二層目のゲート配線が通
り、第二および第三の接触孔上を共通に短絡配線が通
り、接触孔に導電材料あるいは絶縁材料が充てんされ
て、各領域のゲートパッド電極と第二層目のゲート配線
との間ならびに第一層目のゲート配線および主電極と短
絡配線の間の一方が電気的に接続され、他方が絶縁され
たものとする。主電極、第一層目のゲート配線およびゲ
ートパッド電極を覆う絶縁膜の第一層目のゲート配線に
達する第四の接触孔が開けられ、第四の接触孔を通じて
第一層目のゲート配線と接続される測定用電極を備えた
ことが有効である。このような絶縁ゲート型半導体素子
の製造方法は、半導体基板をその一主面上に主電極、ゲ
ート電極ならびにゲート電極に接続した第一層目のゲー
ト配線およびゲートパッド電極をそれぞれ有する複数の
領域に分割した後に、各領域の主電極、ゲート電極間の
耐圧を測定する工程と、この絶縁膜に第一、第二および
第三の接触孔を開ける工程と、前記の耐圧の測定値が規
定値に達した領域の第二および第三の接触孔を絶縁材料
で埋める工程と、耐圧の測定値が規定値に達しない領域
の第一の接孔を絶縁材料で埋める工程と、接触孔を絶縁
材料で埋めた工程の後に第一の接触孔上を通る第二層目
のゲート配線ならびに第二および第三の接触孔上を通る
短絡配線を導電材料により形成し、同時に絶縁材料で埋
められていない接触孔を導電材料で埋める工程とを含む
ものとする。
めに、本発明の絶縁ゲート型半導体素子は、半導体基板
が、その一主面上に絶縁膜を介して設けられるゲート電
極と、このゲート電極への電圧印加により制御される主
電流を半導体基板に流す主電極とをそれぞれ有する複数
の領域に分割され、主電極ならびにゲート電極に接続さ
れて主電極の開口部に位置する第一層目のゲート配線お
よびゲートパッド電極を覆う絶縁膜に、ゲートパッド電
極に達する第一の接触孔、第一層目のゲート配線に達す
る第二の接触孔および主電極に達する第三の接触孔が開
けられ、第一の接触孔上を第二層目のゲート配線が通
り、第二および第三の接触孔上を共通に短絡配線が通
り、接触孔に導電材料あるいは絶縁材料が充てんされ
て、各領域のゲートパッド電極と第二層目のゲート配線
との間ならびに第一層目のゲート配線および主電極と短
絡配線の間の一方が電気的に接続され、他方が絶縁され
たものとする。主電極、第一層目のゲート配線およびゲ
ートパッド電極を覆う絶縁膜の第一層目のゲート配線に
達する第四の接触孔が開けられ、第四の接触孔を通じて
第一層目のゲート配線と接続される測定用電極を備えた
ことが有効である。このような絶縁ゲート型半導体素子
の製造方法は、半導体基板をその一主面上に主電極、ゲ
ート電極ならびにゲート電極に接続した第一層目のゲー
ト配線およびゲートパッド電極をそれぞれ有する複数の
領域に分割した後に、各領域の主電極、ゲート電極間の
耐圧を測定する工程と、この絶縁膜に第一、第二および
第三の接触孔を開ける工程と、前記の耐圧の測定値が規
定値に達した領域の第二および第三の接触孔を絶縁材料
で埋める工程と、耐圧の測定値が規定値に達しない領域
の第一の接孔を絶縁材料で埋める工程と、接触孔を絶縁
材料で埋めた工程の後に第一の接触孔上を通る第二層目
のゲート配線ならびに第二および第三の接触孔上を通る
短絡配線を導電材料により形成し、同時に絶縁材料で埋
められていない接触孔を導電材料で埋める工程とを含む
ものとする。
【０００９】
【作用】それぞれ主電極、ゲート電極、ゲート電極に接
続されたゲート配線およびゲートパッド電極を有するユ
ニットとなる領域に半導体基板を分割後、各ユニットの
主電極のゲート電極間の耐圧を測定し、耐圧良品ユニッ
トについてはゲート配線と主電極を短絡する配線との間
の第二、第三の接触孔を予め絶縁材料で埋めておき、耐
圧不良品ユニットについてはゲートパッド電極を第二層
目のゲート配線と接続する第一の接触孔を予め絶縁材料
で埋めて置けば、そのあと第一の接触孔上を通る第二層
目のゲート配線、第二、第三の接触孔上を共通に通る短
絡配線を形成し、絶縁材料で埋められていない接触孔を
配線材料で埋めることにより、ＧＳ間耐圧良品ユニット
のゲート電極のみ第二層目のゲート配線に接続され、耐
圧不良品ユニットは、ゲートが第二層目のゲート配線に
接続されないので制御用の信号電圧が入力されず、また
ソース電極と短絡されているので動作することがない。
第二層目のゲート配線、短絡配線のパターンは、ユニッ
トの良、不良にかかわらず同一であるため、フォトマス
クの変更の必要はない。第一層目のゲート配線に接続さ
れる測定用電極を別に形成しておくと、耐圧良品ユニッ
トのゲートと第二層目配線との間の接続のチェックある
いは耐圧不良品ユニットのゲートとソース電極との間の
短絡のチェックを容易に行うことができる。
続されたゲート配線およびゲートパッド電極を有するユ
ニットとなる領域に半導体基板を分割後、各ユニットの
主電極のゲート電極間の耐圧を測定し、耐圧良品ユニッ
トについてはゲート配線と主電極を短絡する配線との間
の第二、第三の接触孔を予め絶縁材料で埋めておき、耐
圧不良品ユニットについてはゲートパッド電極を第二層
目のゲート配線と接続する第一の接触孔を予め絶縁材料
で埋めて置けば、そのあと第一の接触孔上を通る第二層
目のゲート配線、第二、第三の接触孔上を共通に通る短
絡配線を形成し、絶縁材料で埋められていない接触孔を
配線材料で埋めることにより、ＧＳ間耐圧良品ユニット
のゲート電極のみ第二層目のゲート配線に接続され、耐
圧不良品ユニットは、ゲートが第二層目のゲート配線に
接続されないので制御用の信号電圧が入力されず、また
ソース電極と短絡されているので動作することがない。
第二層目のゲート配線、短絡配線のパターンは、ユニッ
トの良、不良にかかわらず同一であるため、フォトマス
クの変更の必要はない。第一層目のゲート配線に接続さ
れる測定用電極を別に形成しておくと、耐圧良品ユニッ
トのゲートと第二層目配線との間の接続のチェックある
いは耐圧不良品ユニットのゲートとソース電極との間の
短絡のチェックを容易に行うことができる。
【００１０】
【実施例】図１は、本発明の一実施例のＩＧＢＴのチッ
プき一部を平面図で示し、図２と共通の部分には同一の
符号が付されている。チップの大きさは２０ｍｍ角であ
るが、ゲート電極を形成する多結晶シリコン層は８分割
され、図１は分割された一つのゲート電極を有するゲー
トユニット２０を示し、その大きさは約４ｍｍ角であ
る。一つのゲートユニット２０に0.３ｍｍ角の大きさの
ゲートパッド電極９が一つ設けられ、それから二つの分
割されたソース電極８の間隙を通ってゲート配線１６が
図２に示した酸化膜７の上を延びている。図示しないが
ソース電極８上を覆って、ゲートユニット上に絶縁膜が
形成されている。この絶縁膜は、例えば厚さ４μｍのポ
リイミドよりなり、接触孔２１、２２、２３が開けられ
ている。接触孔２１はゲートパッド電極９の上に開けら
れ、0.２ｍｍ角の大きさである。接触孔２２は分割され
た二つのソース電極８にまたがってゲート配線１６上を
含めて開けられ、0.２ｍｍ×0.８ｍｍの大きさである。
接触孔２３はゲート配線１６の端部上に開けられ、0.７
ｍｍ×0.０５ｍｍの大きさである。接触孔２１において
ゲート端子に接続される第二層目のゲート配線２６が第
一層目のゲートパッド電極９に接触できる。接触孔２２
の部分で短絡配線２７がソース電極８およびゲート配線
１６に接触できる。接触孔２３の部分で0.２ｍｍ角の大
きさのリペアセンス電極２８がゲート配線１６に接触で
きる。
プき一部を平面図で示し、図２と共通の部分には同一の
符号が付されている。チップの大きさは２０ｍｍ角であ
るが、ゲート電極を形成する多結晶シリコン層は８分割
され、図１は分割された一つのゲート電極を有するゲー
トユニット２０を示し、その大きさは約４ｍｍ角であ
る。一つのゲートユニット２０に0.３ｍｍ角の大きさの
ゲートパッド電極９が一つ設けられ、それから二つの分
割されたソース電極８の間隙を通ってゲート配線１６が
図２に示した酸化膜７の上を延びている。図示しないが
ソース電極８上を覆って、ゲートユニット上に絶縁膜が
形成されている。この絶縁膜は、例えば厚さ４μｍのポ
リイミドよりなり、接触孔２１、２２、２３が開けられ
ている。接触孔２１はゲートパッド電極９の上に開けら
れ、0.２ｍｍ角の大きさである。接触孔２２は分割され
た二つのソース電極８にまたがってゲート配線１６上を
含めて開けられ、0.２ｍｍ×0.８ｍｍの大きさである。
接触孔２３はゲート配線１６の端部上に開けられ、0.７
ｍｍ×0.０５ｍｍの大きさである。接触孔２１において
ゲート端子に接続される第二層目のゲート配線２６が第
一層目のゲートパッド電極９に接触できる。接触孔２２
の部分で短絡配線２７がソース電極８およびゲート配線
１６に接触できる。接触孔２３の部分で0.２ｍｍ角の大
きさのリペアセンス電極２８がゲート配線１６に接触で
きる。
【００１１】このようなＩＧＢＴを製造するには、図２
に示したゲート電極６、ソース電極８、ゲートパッド電
極９を形成したのち、各ゲートユニットのゲート電極６
とソース電極８との間の耐圧を測定し、ＧＳ (ゲート・
ソース) 間で３５Ｖ以上の耐圧のあるものを良品と判断
する。次いで、それらの上面を覆う絶縁膜を全面に形成
し、フォトリソグラフィ工程によりその絶縁膜のパター
ニングを行い、接触孔２１、２２、２３を開ける。
に示したゲート電極６、ソース電極８、ゲートパッド電
極９を形成したのち、各ゲートユニットのゲート電極６
とソース電極８との間の耐圧を測定し、ＧＳ (ゲート・
ソース) 間で３５Ｖ以上の耐圧のあるものを良品と判断
する。次いで、それらの上面を覆う絶縁膜を全面に形成
し、フォトリソグラフィ工程によりその絶縁膜のパター
ニングを行い、接触孔２１、２２、２３を開ける。
【００１２】次ぎに、上記のＧＳ間の耐圧測定による各
ゲートユニット毎の良否結果に従い、以下の作業を行
う。ＧＳ間耐圧が不良なゲート電極６に対しては、接続
孔２１にディスペンサ等を用いてポリイミド液を垂ら
し、接続孔２１全体を覆う。これにより、ＧＳ間耐圧の
不良なユニットのゲート電極６上の接触孔２１が塞がれ
る。ＧＳ間耐圧の良好なゲート電極に対しては、接続孔
２２にディスペンサ等を用いてポリイミド液を垂らし、
接触孔２２全体を覆う。このことにより、ＧＳ間耐圧の
良好なユニットのゲート電極６に接続されたゲート配線
１６上の接触孔２２が塞がれる。ポリイミド液の滴下
は、ＧＳ間耐圧測定データと連動されるＸＹステージ上
に真空吸着により固定した半導体基板に対して行う。以
上の作業の後、例えばＡｌ蒸着を再度行い、フォトリソ
グラフィ法によりパターニングを行ってゲート配線２
６、短絡電極２７を形成する。以上の製造工程により、
予定したＧＳ間耐圧を満足するゲートユニットのゲート
電極のみがゲート端子に接続され、ＧＳ間耐圧の不良な
ゲートユニットのゲート電極はソース電極と短絡され
る。
ゲートユニット毎の良否結果に従い、以下の作業を行
う。ＧＳ間耐圧が不良なゲート電極６に対しては、接続
孔２１にディスペンサ等を用いてポリイミド液を垂ら
し、接続孔２１全体を覆う。これにより、ＧＳ間耐圧の
不良なユニットのゲート電極６上の接触孔２１が塞がれ
る。ＧＳ間耐圧の良好なゲート電極に対しては、接続孔
２２にディスペンサ等を用いてポリイミド液を垂らし、
接触孔２２全体を覆う。このことにより、ＧＳ間耐圧の
良好なユニットのゲート電極６に接続されたゲート配線
１６上の接触孔２２が塞がれる。ポリイミド液の滴下
は、ＧＳ間耐圧測定データと連動されるＸＹステージ上
に真空吸着により固定した半導体基板に対して行う。以
上の作業の後、例えばＡｌ蒸着を再度行い、フォトリソ
グラフィ法によりパターニングを行ってゲート配線２
６、短絡電極２７を形成する。以上の製造工程により、
予定したＧＳ間耐圧を満足するゲートユニットのゲート
電極のみがゲート端子に接続され、ＧＳ間耐圧の不良な
ゲートユニットのゲート電極はソース電極と短絡され
る。
【００１３】ここで、ＧＳ間耐圧が良好なゲートユニッ
トのゲートパッド電極９と第二層目のゲート配線２６と
の接触が不充分であると、そのユニットのゲートは浮遊
状態にあり、ソース・ドレイン間に電圧をかけると、そ
の電圧が数十Ｖから数百Ｖで、ゲートに電荷がたまって
オン状態になるため、ソース・ドレイン間耐圧がなくな
る。また、良好なユニットのゲートと第二層目のゲート
配線との接続が不充分で、抵抗成分があると、そのユニ
ットのターンオン動作およびターンオフ動作が遅れ、ス
イッチング特性のばらつきの原因ともなり、ＲＢＳＯＡ
などが弱くなる。さらに、接触状態が非常に悪い場合、
ターンオンやターンオフ時に流れるゲート電流により接
触部の金属が溶断することも考えられる。
トのゲートパッド電極９と第二層目のゲート配線２６と
の接触が不充分であると、そのユニットのゲートは浮遊
状態にあり、ソース・ドレイン間に電圧をかけると、そ
の電圧が数十Ｖから数百Ｖで、ゲートに電荷がたまって
オン状態になるため、ソース・ドレイン間耐圧がなくな
る。また、良好なユニットのゲートと第二層目のゲート
配線との接続が不充分で、抵抗成分があると、そのユニ
ットのターンオン動作およびターンオフ動作が遅れ、ス
イッチング特性のばらつきの原因ともなり、ＲＢＳＯＡ
などが弱くなる。さらに、接触状態が非常に悪い場合、
ターンオンやターンオフ時に流れるゲート電流により接
触部の金属が溶断することも考えられる。
【００１４】このような障害の起こるのを防ぐためにＧ
Ｓ間耐圧良品ユニットのゲートと第二層目ゲート配線が
完全に接触しているかどうかを、リペアセンス電極２８
とゲート配線２６の各々に測定用の針を立て、両者間の
抵抗値を測定して調べる。その抵抗値が規定値以下であ
れば、ＧＳ間耐圧良品ユニットのゲートの第二層目ゲー
ト配線２６への接続は良好であると判断する。規定値を
超えていれば、ＧＳ間耐圧良品ユニットの第二層目ゲー
ト配線２６への接続は不充分であると判断し、充分な接
触になるような措置を講ずる。
Ｓ間耐圧良品ユニットのゲートと第二層目ゲート配線が
完全に接触しているかどうかを、リペアセンス電極２８
とゲート配線２６の各々に測定用の針を立て、両者間の
抵抗値を測定して調べる。その抵抗値が規定値以下であ
れば、ＧＳ間耐圧良品ユニットのゲートの第二層目ゲー
ト配線２６への接続は良好であると判断する。規定値を
超えていれば、ＧＳ間耐圧良品ユニットの第二層目ゲー
ト配線２６への接続は不充分であると判断し、充分な接
触になるような措置を講ずる。
【００１５】一方、ＧＳ間耐圧不良ユニットのゲートが
ソース電極と完全に短絡されているかどうかを確認する
ためには、リペアセンス電極２８とソース電流引き出し
配線の各々に測定用の針を立て、両者間の抵抗値を測定
する。その抵抗値が規定値を超えていれば、ＧＳ間耐圧
不良ユニットのゲートのソース電極への接続は不充分で
あると判断し、充分な接触になるような措置を講ずる。
本実施例では、その措置として、イオンビームを用いて
ＧＳ間耐圧不良ユニットのゲートをソース電極へ完全に
短絡した。
ソース電極と完全に短絡されているかどうかを確認する
ためには、リペアセンス電極２８とソース電流引き出し
配線の各々に測定用の針を立て、両者間の抵抗値を測定
する。その抵抗値が規定値を超えていれば、ＧＳ間耐圧
不良ユニットのゲートのソース電極への接続は不充分で
あると判断し、充分な接触になるような措置を講ずる。
本実施例では、その措置として、イオンビームを用いて
ＧＳ間耐圧不良ユニットのゲートをソース電極へ完全に
短絡した。
【００１６】
【発明の効果】本発明によれば、半導体基板をそれぞれ
主電極、ゲート電極、ゲートパッド電極を備えたユニッ
トとなる複数の領域に分割しておき、ゲート電極と主電
極との間の耐圧が不良なユニットを絶縁材料を埋めて動
作に関与しないようにし、良品のゲートのみを外部に引
き出すことのできる接触孔および不良品ユニットのゲー
ト電極をソース電極と短絡することのできる接触孔を上
面を覆う絶縁膜に設けることにより、フォトマスクの変
更なしに素子全体を使用可能にすることができた。この
ため、絶縁ゲート型の電力用半導体素子の電流容量の増
大、オン電圧の低減に極めて有効である。また、ゲート
電極の接続に２層のゲート配線を用いることにより、ワ
イヤボンディング法を用いるよりはるかに作業効率が良
く、信頼性も向上した。さらに、同時に形成する接触孔
を利用して測定用電極を設けることにより、素子の活性
領域の面積を減らすことなしに、良品ユニットの接続、
不良品ユニットのゲート電極と主電極との短絡の確認を
容易にすることができた。
主電極、ゲート電極、ゲートパッド電極を備えたユニッ
トとなる複数の領域に分割しておき、ゲート電極と主電
極との間の耐圧が不良なユニットを絶縁材料を埋めて動
作に関与しないようにし、良品のゲートのみを外部に引
き出すことのできる接触孔および不良品ユニットのゲー
ト電極をソース電極と短絡することのできる接触孔を上
面を覆う絶縁膜に設けることにより、フォトマスクの変
更なしに素子全体を使用可能にすることができた。この
ため、絶縁ゲート型の電力用半導体素子の電流容量の増
大、オン電圧の低減に極めて有効である。また、ゲート
電極の接続に２層のゲート配線を用いることにより、ワ
イヤボンディング法を用いるよりはるかに作業効率が良
く、信頼性も向上した。さらに、同時に形成する接触孔
を利用して測定用電極を設けることにより、素子の活性
領域の面積を減らすことなしに、良品ユニットの接続、
不良品ユニットのゲート電極と主電極との短絡の確認を
容易にすることができた。
【図１】本発明の一実施例のＩＧＢＴにおける一つのゲ
ートユニット部の平面図
ートユニット部の平面図
【図２】ＩＧＢＴのユニットセルの断面図
【図３】従来のＩＧＢＴチップの平面図
５ ゲート酸化膜 ６ ゲート電極 ８ ソース電極 ９ ゲートパッド電極 １６ 第一層目ゲート配線 ２０ ゲートユニット ２１、２２、２３ 接触孔 ２６ 第二層目ゲート配線 ２７ 短絡配線 ２８ リペアセンス電極
Claims (3)
- 【請求項１】半導体基板が、その一主面上に絶縁膜を介
して設けられるゲート電極と、このゲート電極への電圧
印加により制御される主電流を半導体基板に流す主電極
とをそれぞれ有する複数の領域に分割され、主電極なら
びにゲート電極に接続されて主電極の開口部に位置する
第一層目のゲート配線およびゲートパッド電極を覆う絶
縁膜に、ゲートパッド電極に達する第一の接触孔、第一
層目のゲート配線に達する第二の接触孔および主電極に
達する第三の接触孔が開けられ、第一の接触孔上を第二
層目のゲート配線が通り、第二および第三の接触孔上を
共通に短絡配線が通り、接触孔に導電材料あるいは絶縁
材料が充てんされて、各領域のゲートパッド電極と第二
層目のゲート配線との間ならびに第一層目のゲート配線
および主電極と短絡配線の間の一方が電気的に接続さ
れ、他方が絶縁されたことを特徴とする絶縁ゲート型半
導体素子。 - 【請求項２】主電極、第一層目のゲート配線およびゲー
トパッド電極を覆う絶縁膜の第一層目のゲート配線に達
する第四の接触孔が開けられ、第四の接触孔を通じて第
一層目のゲート配線と接続される測定用電極を備えた請
求項１記載の絶縁ゲート型半導体素子。 - 【請求項３】半導体基板をその一主面上に主電極、ゲー
ト電極ならびにゲート電極に接続した第一層目のゲート
配線およびゲートパッド電極をそれぞれ有する複数の領
域に分割した後に、各領域の主電極、ゲート電極間の耐
圧を測定する工程と、主電極、ゲート電極、ゲート配線
およびゲートパッド電極を絶縁膜によって覆う工程と、
この絶縁膜に第一、第二および第三の接触孔を開ける工
程と、前記の耐圧の測定値が規定値に達した領域の第二
および第三の接触孔を絶縁材料で埋める工程と、耐圧の
測定値が規定値に達しない領域の第一の接孔を絶縁材料
で埋める工程と、接触孔を絶縁材料で埋めた工程の後に
第一の接触孔上を通る第二層目のゲートパッド配線なら
びに第二および第三の接触孔上を共通に通る短絡配線を
導電材料により形成し、同時に絶縁材料で埋められてい
ない接触孔を導電材料で埋める工程とを含むことを特徴
とする請求項１あるいは２記載の絶縁ゲート型半導体素
子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7002996A JPH08191145A (ja) | 1995-01-12 | 1995-01-12 | 絶縁ゲート型半導体素子およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7002996A JPH08191145A (ja) | 1995-01-12 | 1995-01-12 | 絶縁ゲート型半導体素子およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08191145A true JPH08191145A (ja) | 1996-07-23 |
Family
ID=11544999
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7002996A Pending JPH08191145A (ja) | 1995-01-12 | 1995-01-12 | 絶縁ゲート型半導体素子およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08191145A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6693350B2 (en) | 1999-11-24 | 2004-02-17 | Denso Corporation | Semiconductor device having radiation structure and method for manufacturing semiconductor device having radiation structure |
| US6703707B1 (en) | 1999-11-24 | 2004-03-09 | Denso Corporation | Semiconductor device having radiation structure |
| US6809348B1 (en) | 1999-10-08 | 2004-10-26 | Denso Corporation | Semiconductor device and method for manufacturing the same |
| US6946730B2 (en) | 2001-04-25 | 2005-09-20 | Denso Corporation | Semiconductor device having heat conducting plate |
| KR100745063B1 (ko) * | 2001-06-30 | 2007-08-01 | 주식회사 하이닉스반도체 | 반도체장치의 랜딩 플러그 제조 방법 |
| US10002807B2 (en) | 2012-11-06 | 2018-06-19 | Denso Corporation | Semiconductor device |
-
1995
- 1995-01-12 JP JP7002996A patent/JPH08191145A/ja active Pending
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6809348B1 (en) | 1999-10-08 | 2004-10-26 | Denso Corporation | Semiconductor device and method for manufacturing the same |
| US6960825B2 (en) | 1999-11-24 | 2005-11-01 | Denso Corporation | Semiconductor device having radiation structure |
| US6798062B2 (en) | 1999-11-24 | 2004-09-28 | Denso Corporation | Semiconductor device having radiation structure |
| US6703707B1 (en) | 1999-11-24 | 2004-03-09 | Denso Corporation | Semiconductor device having radiation structure |
| US6891265B2 (en) | 1999-11-24 | 2005-05-10 | Denso Corporation | Semiconductor device having radiation structure |
| US6693350B2 (en) | 1999-11-24 | 2004-02-17 | Denso Corporation | Semiconductor device having radiation structure and method for manufacturing semiconductor device having radiation structure |
| US6967404B2 (en) | 1999-11-24 | 2005-11-22 | Denso Corporation | Semiconductor device having radiation structure |
| US6992383B2 (en) | 1999-11-24 | 2006-01-31 | Denso Corporation | Semiconductor device having radiation structure |
| US6998707B2 (en) | 1999-11-24 | 2006-02-14 | Denso Corporation | Semiconductor device having radiation structure |
| US6946730B2 (en) | 2001-04-25 | 2005-09-20 | Denso Corporation | Semiconductor device having heat conducting plate |
| US6963133B2 (en) | 2001-04-25 | 2005-11-08 | Denso Corporation | Semiconductor device and method for manufacturing semiconductor device |
| KR100745063B1 (ko) * | 2001-06-30 | 2007-08-01 | 주식회사 하이닉스반도체 | 반도체장치의 랜딩 플러그 제조 방법 |
| US10002807B2 (en) | 2012-11-06 | 2018-06-19 | Denso Corporation | Semiconductor device |
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