JP6894544B2 - 半導体装置の製造方法 - Google Patents

Description

この発明は、半導体装置の製造方法に関する。

従来、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）や、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）などの半導体装置として、トレンチ内にＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）構造を有するトレンチゲート型が公知である。トレンチゲート型半導体装置には、トレンチ内に形成したＭＯＳゲート構造によりトレンチ側壁をチャネル領域（反転層）とするトレンチＭＯＳセルが半導体基板上に所定の間隔で多数設けられている。

半導体基板上に設けられたすべてのトレンチＭＯＳセルは、通常、ゲート電位となっている。しかしながら、すべてのトレンチＭＯＳセルが同時に動作した場合、飽和電流が流れ過ぎることで寄生のサイリスタがラッチアップしたり、実効的な寄生容量Ｑｇが増大しスイッチング損失が増大するという問題がある。このため、トレンチＭＯＳセルの数を減らして（間引いて）隣り合うトレンチＭＯＳセル間の間隔を広げることで、トレンチＭＯＳセルを高密度に設けない構成の装置が提案されている。しかしながら、トレンチＭＯＳセルを間引いた場合、トレンチ底部での電界集中が大きくなったり、素子耐圧が低下するという問題がある。

この問題を解消させた装置として、ゲート電位のトレンチＭＯＳセルの他に、トレンチ側壁にチャネル領域を形成しないトレンチＭＯＳセル（以下、ダミートレンチＭＯＳセルとする）を設け、このダミートレンチＭＯＳセルを構成するダミーゲート電極をエミッタ電極に短絡（ショート）させた装置が提案されている。エミッタ電位のダミートレンチＭＯＳセルを設けることで、トレンチＭＯＳセルを間引かずに、ゲート電位のトレンチＭＯＳセルの数を少なくすることができる。このため、実効的な寄生容量Ｑｇが増大することを回避することができるとともに、トレンチ底部での電界集中を緩和させることができる。

トレンチゲート型半導体装置の製造プロセスにおいては、通常、ウエハプロセス後のウエハ検査時、トレンチ内のゲート電極とトレンチ間に挟まれた半導体部との間に電圧を印加することで、トレンチ側壁のゲート絶縁膜に所定の電圧を印加し、ゲート絶縁膜の信頼性を評価するスクリーニングを行う。しかし、ダミートレンチＭＯＳセルを構成するダミーゲート電極はゲート電位以外の電位（例えばエミッタ電位）となっていることで、トレンチ間に挟まれた半導体部との間に電位差が生じない。このため、従来のスクリーニングでは、ダミートレンチＭＯＳセルを構成するダミーゲート絶縁膜に電圧を印加することができず、ダミーゲート絶縁膜の信頼性を測定することができない。

ダミートレンチＭＯＳセルを構成するダミーゲート絶縁膜の信頼性を評価するスクリーニング方法として、ダミートレンチＭＯＳセルを構成するダミーゲート電極をダミーゲートパッドに接続し、ウエハプロセス後のウエハ検査時に、エミッタパッドとダミーゲートパッドとの間に直流電源を接続することでダミーゲート絶縁膜に電圧を印加する方法が提案されている（例えば、下記特許文献１参照。）。

また、別のスクリーニング方法として、次の方法が提案されている。セル領域の周囲に設けられた外周領域を、ＩＧＢＴ素子やダイオード素子の配線を引き回すための領域として利用している。この外周領域には、トレンチ間の活性領域が接続され、かつゲート電極やトレンチ電極と外部とを電気的に接続するためのパッドが複数設けられている。ゲート電極やトレンチ電極は各パッドにそれぞれ電気的に接続されている（例えば、下記特許文献２（第００３４段落〜第００３６段落）参照。）。

また、別のスクリーニング方法として、次の方法が提案されている。第１フロート配線を二層構造とし、下層部ではダミーゲート電極に繋がるドープトＰｏｌｙ−Ｓｉと電気的に接続された部分と、第１フロート層に電気的に接続される部分とが所定間隔離間した構造となるようにする。そして、上層部の形成に先立って、スクリーニング検査工程を行う（例えば、下記特許文献３参照。）。

上記特許文献１，２では、ダミーゲート電極を外部と電気的に接続する構成であり、例えばダミーゲート電極の電位を制御するためのドライバ回路などの外付け部品が必要となる。

また、所定の電極同士を接続する方法として、複数の導電パターンのうち一方の導電パターンと、一方の導電パターンから離間するとともに、一方の導電パターンを挟むように配置された複数の他方の導電パターンとを形成する工程と、少なくとも他方の導電パターンに挟まれた部分の一方の導電パターンを絶縁材料により被覆する工程と、複数の他方の導電パターン間を絶縁材料により被覆された箇所の上方で無電解めっきにより電気的に接続する工程と、を含む方法が提案されている（例えば、下記特許文献４参照。）。

また、所定の電極同士を接続する別の方法として、複数のデバイスの各々について、複数のデバイスの各々にそれぞれ関連して設けられ、かつ複数のデバイスの各々を電気的に隔離するように近接して離間する金属パッドにより構成される橋絡箇所を形成する工程と、複数のデバイスを個々に試験して、所定の動作パラメータに関してデバイスの各々の機能性を測定することにより、不良デバイスと合格デバイスを区別する工程と、不良デバイスの橋絡箇所を塗布流体で被覆して、半田の漏れを防止するようにする工程と、複数のデバイスの全体にわたって半田を適用して、近接して離間する金属パッド間を半田で橋絡することにより合格デバイスの橋絡箇所を電気的に相互接続し、不良デバイスを電気的に隔離した状態に隔離する工程と、を含む方法が提案されている（例えば、下記特許文献５参照。）。

特開２０１３−２５１４６６号公報 特開２０１１−２４３６９５号公報 特開２０１０−０５０２１１号公報 特開２００６−１８６１５４号公報 特開平２−０１０８５５号公報

しかしながら、上記特許文献３では、活性領域およびランナー配線部において、フロート配線（金属配線）の下層部の、ダミーゲート電極に繋がるドープトＰｏｌｙ−Ｓｉと電気的に接続された部分と、第１フロート層に電気的に接続される部分とを所定間隔で離した構造とするには、金属配線の微細加工が必要となる。このため、プロセスのばらつきの悪影響を受けやすく、所定間隔で離して形成した金属配線同士が短絡する虞がある。したがって、スクリーニングによってダミーゲート絶縁膜の信頼性を評価することができず、市場投入後における製品の故障率（以下、市場故障率とする）が高くなるという問題がある。

この発明は、上述した従来技術による問題点を解消するため、トレンチ側壁にチャネル領域を形成しないダミートレンチＭＯＳセルを備えたトレンチゲート型半導体装置において、市場故障率を低減させることができる半導体装置の製造方法を提供することを目的とする。

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、素子の深さ方向に延びるゲート電極を備えたトレンチゲート構造を複数備え、複数の前記トレンチゲート構造が、素子の制御に寄与する第１トレンチゲート構造と、素子の制御に寄与しない第２トレンチゲート構造とからなる半導体装置の製造方法であって、次の特徴を有する。まず、半導体基板のおもて面側に、複数の前記トレンチゲート構造を形成する第１工程を行う。次に、前記半導体基板のおもて面上に、複数の前記トレンチゲート構造のうち、１つ以上の前記トレンチゲート構造の前記ゲート電極が接続された電極パッドを形成する第２工程を行う。次に、ゲート電位以外の電位をもつ電極部と前記電極パッドとの間に所定電圧を印加して、前記電極パッドに接続された前記ゲート電極に接するゲート絶縁膜に前記所定電圧を印加するスクリーニングを行う第３工程を行う。次に、前記半導体基板を個片化するダイシング工程と、個片化した前記半導体基板の裏面に半田付けを行う裏面半田付け工程と、を含む第４工程を行う。前記第４工程後、前記電極部と前記電極パッドとを短絡させて、前記電極パッドに接続された前記ゲート電極を備えた前記第２トレンチゲート構造を形成する第５工程を行う。前記電極部は、前記半導体基板の表面に、前記トレンチゲート構造の前記ゲート電極の上面を覆う層間絶縁膜を介して形成されたエミッタ電極である。前記エミッタ電極は、前記エミッタ電極と同電位のエミッタ電極パッドを有する。前記第５工程では、前記エミッタ電極パッドと前記スクリーニング電極パッドとの間を接続する第１ワイヤーボンディング工程と、絶縁基板の配線リードと前記ゲート電極パッドとの間を接続する第２ワイヤーボンディング工程と、を含む。前記第５工程後に、前記電極部は、前記第２トレンチゲート構造の前記ゲート電極に電気的に接続される。前記第２工程と前記第３工程の間に、前記半導体基板のおもて面にめっき膜を形成するめっき工程さらに含む。

また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２所定電圧は、前記第１所定電圧と同じ電圧であることを特徴とする。

また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、素子の深さ方向に延びるゲート電極を備えたトレンチゲート構造を複数備え、複数の前記トレンチゲート構造が、素子の制御に寄与する第１トレンチゲート構造と、素子の制御に寄与しない第２トレンチゲート構造とからなる半導体装置の製造方法であって、次の特徴を有する。まず、半導体基板のおもて面側に、複数の前記トレンチゲート構造を形成する第１工程を行う。次に、前記半導体基板のおもて面上に、複数の前記トレンチゲート構造のうち、１つ以上の前記第１トレンチゲート構造を構成する前記ゲート電極が接続されたゲート電極パッドと、複数の前記トレンチゲート構造のうち、１つ以上の前記第２トレンチゲート構造を構成する前記ゲート電極が接続されたスクリーニング電極パッドと、を形成する第２工程を行う。次に、前記半導体基板のおもて面にめっき膜を形成する第３工程を行う。次に、ゲート電位以外の電位をもつ電極部と前記スクリーニング電極パッドとの間に所定電圧を印加して、前記スクリーニング電極パッドに接続された前記ゲート電極に接するゲート絶縁膜に前記所定電圧を印加するスクリーニングを行う第４工程を行う。次に、前記半導体基板を個片化するダイシング工程と、個片化した前記半導体基板の裏面に半田付けを行う裏面半田付け工程と、を含む第５工程を行う。次に、前記電極部と前記スクリーニング電極パッドとを電気的に接続させて、前記スクリーニング電極パッドに接続された前記ゲート電極を備えた前記第２トレンチゲート構造を形成する第６工程を行う。前記第６工程では、前記電極部と同電位のエミッタ電極パッドと、前記スクリーニング電極パッドと、の間をワイヤーボンディングによって接続する。

また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第６工程は、絶縁基板の配線リードと前記ゲート電極パッドとの間を接続するワイヤーボンディング工程を含むことを特徴とする。

また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第５工程と前記第６工程の間に、個片化した前記半導体基板のおもて面の前記電極部に電極端子を半田付けするおもて面半田付け工程を行うことを特徴とする。

上述した発明によれば、ゲート電位以外の電位（例えばエミッタ電位）の第２トレンチゲート構造を備えたＭＯＳ型半導体装置において、第２トレンチゲート構造のゲート絶縁膜に対するスクリーニングを行うまでは電極部と第２トレンチゲート構造のゲート電極とを電気的に切り離した状態にすることで、製造プロセス中に電極部と第２トレンチゲート構造のゲート電極との間に所定の電圧を印加して、第２トレンチゲート構造のゲート絶縁膜に対するスクリーニングを行うことができる。これにより、半導体ウエハのダイシング後に、第２トレンチゲート構造のゲート絶縁膜が不良となる半導体チップを取り除くことができる。また、上述した発明によれば、第２トレンチゲート構造のゲート絶縁膜に対するスクリーニング後に、半導体装置を作製（製造）するための諸工程（例えばめっき処理工程や組立工程）において電極部と第２トレンチゲート構造のゲート電極とを短絡させるため、製造プロセス中に第２トレンチゲート構造のゲート絶縁膜に対するスクリーニングを行ったとしても、製品プロセス終了時には、電極部と第２トレンチゲート構造のゲート電極とを短絡させた状態で製品を完成させることができる。

本発明にかかる半導体装置の製造方法によれば、トレンチ側壁にチャネル領域を形成しないダミートレンチＭＯＳセルを備えたトレンチゲート型半導体装置において、市場故障率を低減させることができるという効果を奏する。

実施の形態１にかかる半導体装置の製造方法により製造される半導体装置の一例を示す断面図である。 実施の形態１にかかる半導体装置の各電極パッドの平面レイアウトを示す平面図である。 図２のスクリーニングパッド付近を拡大して示す平面図である。 図２の切断線Ａ−Ａ’における断面構造を示す断面図である。 実施の形態１にかかる半導体装置の製造方法の概要を示すフローチャートである。 実施の形態２にかかる半導体装置の各電極パッドの平面レイアウトを示す平面図である。 実施の形態２にかかる半導体装置の各電極パッドの別の一例の平面レイアウトを示す平面図である。 図６のスクリーニングパッド付近を拡大して示す平面図である。 実施の形態３にかかる半導体装置の製造方法の概要を示すフローチャートである。 実施の形態３にかかる半導体装置の各電極パッドの平面レイアウトを示す平面図である。 実施の形態４にかかる半導体装置の製造方法の概要を示すフローチャートである。 実施の形態４にかかる半導体装置の各電極パッドの平面レイアウトを示す平面図である。 図１２の切断線Ｂ−Ｂ’における断面構造を示す断面図である。 実施の形態３にかかる半導体装置の各電極パッドの別の一例の平面レイアウトを示す平面図である。 実施の形態３にかかる半導体装置の各電極パッドの別の一例の平面レイアウトを示す平面図である。 実施の形態３にかかる半導体装置の各電極パッドの別の一例の平面レイアウトを示す平面図である。

以下に添付図面を参照して、この発明にかかる半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。

（実施の形態１）
まず、実施の形態１にかかる半導体装置の製造方法により作製（製造）される半導体装置の一例としてトレンチゲート型ＩＧＢＴの構造について説明する。図１は、実施の形態１にかかる半導体装置の製造方法により製造される半導体装置の一例を示す断面図である。図１（ａ）には、製造途中のスクリーニング時の状態を模式的に示す。図１（ｂ）には、組立後の状態を模式的に示す。図１に示すように、実施の形態１にかかる半導体装置は、ｎ^-型ドリフト層となるｎ^-型半導体基板（半導体チップ）１上に、トレンチ６側壁をチャネル領域（反転層）とするトレンチＭＯＳセル（第１トレンチゲート構造）と、トレンチ（以下、ダミートレンチとする）１６側壁にチャネル領域を形成しないトレンチＭＯＳセル（以下、ダミートレンチＭＯＳセル（第２トレンチゲート構造）とする）と、を備える。

具体的には、オン状態のときに電流が流れる活性領域において、ｎ^-型半導体基板１のおもて面の表面層には、ｐ型ベース層２が設けられている。ｐ型ベース層２は、基板おもて面から深さ方向にｐ型ベース層２を貫通してｎ^-型ドリフト層に達する複数のトレンチによって複数の領域（以下、第１，２ベース領域とする）３，４に分割されている。複数のトレンチは、例えば基板おもて面に平行な方向に延びるストライプ状の平面パターンで配置されている。複数のトレンチは、トレンチＭＯＳセルが形成され１つ以上のトレンチ６と、ダミートレンチＭＯＳセルが形成された残りのダミートレンチ１６と、からなる。

トレンチＭＯＳセルは、素子の深さ方向に延びるゲート電極８を備えたトレンチゲート型のＭＯＳゲート構造をなす。具体的には、トレンチＭＯＳセルは、第１ベース領域３、ｎ⁺型エミッタ領域５、トレンチ６、ゲート絶縁膜７およびゲート電極８からなる。第１ベース領域３は、ｐ型ベース層２の、隣り合うトレンチ６とダミートレンチ１６との間、および、隣り合うトレンチ６間に挟まれた部分である。ｎ⁺型エミッタ領域５は、第１ベース領域３の内部には、トレンチ６の側壁に露出されるように選択的に設けられている。トレンチ６の内部には、トレンチ６の側壁に沿ってゲート絶縁膜７が設けられ、ゲート絶縁膜７の内側にゲート電極８が設けられている。すべてのゲート電極８は、例えば活性領域を囲むように基板おもて面上に設けられた一般的なゲートランナー（不図示）を介してゲートパッドＧに電気的に接続されている。ゲート電極８と後述するダミーゲートランナーとは、例えばゲート電極８を覆う層間絶縁膜１０によって電気的に絶縁されている。

一方、ダミートレンチＭＯＳセルは、素子の深さ方向に延びるダミーゲート電極１８を備えた、素子の制御に寄与しないトレンチゲート型のＭＯＳゲート構造をなす。具体的には、ダミートレンチＭＯＳセルは、第２ベース領域４、ダミートレンチ１６、ダミーゲート絶縁膜１７およびダミーゲート電極１８からなる。第２ベース領域４は、ｐ型ベース層２の、隣り合うダミートレンチ１６間に挟まれた部分である。第２ベース領域４の内部には、ｎ⁺型エミッタ領域５は設けられていない。ダミートレンチ１６の内部には、ダミートレンチ１６の側壁に沿ってダミーゲート絶縁膜１７が設けられ、ダミーゲート絶縁膜１７の内側にダミーゲート電極１８が設けられている。

ダミーゲート電極１８は、ダミーゲート絶縁膜１７および層間絶縁膜１０によってゲート電極８と電気的に絶縁されている。また、すべてのダミーゲート電極１８は、例えばゲートランナーの内側または外側にゲートランナーと同様の構成で配置されたダミーゲートランナー（不図示）を介してスクリーニング用に設けられた電極パッド（以下、スクリーニングパッドとする）ＤＧに電気的に接続される。ダミーゲート電極１８とゲートランナーとは、例えばダミーゲート電極１８を覆う層間絶縁膜１０によって電気的に絶縁されている。また、製品完成時、ダミーゲート電極１８は、スクリーニングパッドＤＧを介して、ゲート電位以外の電位をもつ電極部（例えば外部回路（不図示）や後述するエミッタ電極９）に短絡される。ここでは、エミッタ電極９とダミーゲート電極１８とが短絡される場合を例に説明する。スクリーニングパッドＤＧの大きさは、種々変更可能であるが、可能な限り小さいサイズとすることで素子動作に関与しない無効領域を低減させることができる。

エミッタ電極９は、層間絶縁膜１０を深さ方向に貫通するコンタクトホールを介して第１，２ベース領域３，４およびｎ⁺型エミッタ領域５に接するとともに、層間絶縁膜１０によってゲート電極８と電気的に絶縁されている。また、ゲート絶縁膜７およびダミーゲート絶縁膜１７の耐圧を測定するためのスクリーニング時には、エミッタ電極９は、ダミーゲート電極１８と電気的に絶縁されている（図１（ａ））。一方、スクリーニング後、組立後の製品完成までの間に、エミッタ電極９は、金属部材（後述するめっき膜１３）によってスクリーニングパッドＤＧに短絡されることで、上述したようにダミーゲート電極１８に短絡されている（図１（ｂ））。エミッタ電極９の厚さは、例えば０．５μｍ以上１０μｍ以下であってもよい。

めっき膜１３は、エミッタ電極９およびスクリーニングパッドＤＧを覆うように形成され、エミッタ電極９およびスクリーニングパッドＤＧを短絡する。めっき膜１３の厚さは、例えば０．５μｍ以上１０μｍ以下であってもよい。めっき膜１３は、例えば電極端子となる銅（Ｃｕ）ブロック（不図示）をエミッタ電極９およびスクリーニングパッドＤＧに半田付けする際に、半田層（不図示）との密着性を高める機能を有する。ｎ^-型半導体基板１のおもて面には、活性領域を囲むエッジ終端構造部から活性領域側に延びて、エッジ終端構造部と、活性領域のエッジ終端構造部側の部分とを覆うポリイミド膜がおもて面保護膜（不図示）として設けられている。エッジ終端構造部は、ｎ^-型ドリフト層の基板おもて面側の電界を緩和し耐圧を保持する領域である。

ｎ^-型半導体基板１の裏面の表面層には、ｐ⁺型コレクタ層１１が設けられている。また、ｎ^-型半導体基板１の裏面の表面層において、ｐ⁺型コレクタ層１１よりも深い位置に、ｎ型フィールドストップ層（不図示）が設けられていてもよい。ｎ型フィールドストップ層は、オフ時に基板おもて面側のｐｎ接合（第１ベース領域３とｎ^-型ドリフト層との間のｐｎ接合）から伸びる空乏層がｐ⁺型コレクタ層１１に達しないように抑制する機能を有する。コレクタ電極１２は、ｐ⁺型コレクタ層１１に接する。

上述した実施の形態１にかかる半導体装置の製造途中において、ゲート絶縁膜７およびダミーゲート絶縁膜１７の耐圧を測定するためのスクリーニング時には、上述したようにダミーゲート電極１８とエミッタ電極９とは電気的に絶縁された状態となっている（図１（ａ））。すなわち、ダミーゲート電極１８は、第１，２ベース領域３，４と電気的に絶縁された（切り離された）状態となっている。このため、ダミーゲート電極１８と、例えばダミートレンチ１６の側壁のダミーゲート絶縁膜１７を介して対向する第２ベース領域４（当該ダミーゲート電極１８がゲート電極８と隣り合う位置に配置されている場合には第１ベース領域３）との間に、所定の電圧を印加してダミーゲート絶縁膜１７の耐圧を測定することで、ダミーゲート絶縁膜１７の信頼性を評価するためのスクリーニングを行うことができる。

具体的には、ダミーゲート絶縁膜１７の信頼性を評価するためのスクリーニングは、すべてのダミーゲート電極１８が接続されたスクリーニングパッドＤＧと、第１，２ベース領域３，４に接続されたエミッタ電極９との間に所定の電圧を印加する。スクリーニング時にダミーゲート電極１８とエミッタ電極９との間に印加する所定の電圧は、製品使用時にダミーゲート電極１８に印加される電圧以上で、かつダミーゲート絶縁膜１７の絶縁破壊耐圧未満であればよい。特に限定しないが、例えば、ダミーゲート絶縁膜１７の厚さが１０００Å程度である場合、その絶縁破壊耐圧は８０Ｖ程度である。また、通常、製品使用時には、ダミーゲート絶縁膜１７に１５Ｖ程度の電圧が印加される。このため、スクリーニング時にダミーゲート電極１８とエミッタ電極９との間に印加する所定の電圧は、例えば１５Ｖ以上８０Ｖ未満であってもよい。

このスクリーニングにおいては、例えばダミーゲート絶縁膜１７の厚さが部分的に薄くなっているなどの要因により、経年劣化によってダミーゲート絶縁膜１７が破壊に至る虞のある半導体チップを取り除くことができればよい。すなわち、経年劣化に耐え得ることができ故障しにくい半導体チップをスクリーニングによって判別することができればよい。例えば、ダミーゲート絶縁膜１７が不良である場合、一般的なウエハ検査では不良となる半導体チップを検出することができず、経年劣化によって所定の絶縁破壊耐圧よりも低い電圧でダミーゲート絶縁膜１７が破壊に至る虞がある。また、通常、ダミーゲート絶縁膜１７の絶縁破壊耐圧は、通常、経年劣化に対する安全マージンを考慮し、製品使用時にダミーゲート絶縁膜１７に実際に印加される虞のある電圧よりも十分に大きく設定される。このため、スクリーニング時にダミーゲート電極１８とエミッタ電極９との間に印加する所定の電圧は、定格電圧（製品仕様で設定される上限値）よりも大きい電圧値であればよく、ダミーゲート絶縁膜１７の絶縁破壊耐圧よりも低い値であってもよい。具体的には、スクリーニング時にダミーゲート電極１８とエミッタ電極９との間に印加する所定の電圧は、例えば定格１５Ｖである場合、２０Ｖや３０Ｖ程度であってもよいし、ダミーゲート絶縁膜１７の絶縁破壊耐圧の８０％（≒６５Ｖ）以下程度であってもよい。

また、上述した実施の形態１にかかる半導体装置の完成時には、上述したようにエミッタ電極９とスクリーニングパッドＤＧとがめっき膜１３によって短絡される。次に、エミッタ電極９とスクリーニングパッドＤＧとを短絡するための金属部材としてめっき膜１３を用いた場合のスクリーニングパッドＤＧの配置について説明する。図２は、実施の形態１にかかる半導体装置の各電極パッドの平面レイアウトを示す平面図である。図３は、図２のスクリーニングパッド付近を拡大して示す平面図である。図４は、図２の切断線Ａ−Ａ’における断面構造を示す断面図である。図２ではめっき膜１３を図示省略する（図６，７においても同様）。

図２〜４に示すように、エミッタ電極９は、例えば、活性領域１ａの中央付近に配置される。エミッタパッドＥは、主電流を流すエミッタ電極９と同電位の補助的なパッドである。エミッタパッドＥやゲートパッドＧなどの一般的な電極パッドは、おもて面保護膜１４の内終端１４ａよりも外側（例えば、活性領域１ａの、エッジ終端領域１ｂとの境界付近）に配置される。なお、ゲートパッドＧ、エミッタパッドＥ等は、ワイヤ等がボンディングされる予定の箇所に、図示しないおもて面保護膜１４の開口部が形成されている。スクリーニングパッドＤＧは、所定の間隔ｗでエミッタ電極９と離して、例えばエミッタ電極９の外周付近に配置される。すなわち、略矩形状のスクリーニングパッドＤＧの周囲１辺がエミッタ電極９に対向する。

スクリーニングパッドＤＧは、エミッタ電極９と短絡させることができる位置に配置されていればよく、活性領域に配置されていてもよいし、エッジ終端領域に配置されていてもよい。また、スクリーニングパッドＤＧは、おもて面保護膜１４の内終端（内側の端部）１４ａよりも内側（チップ中央部側）に配置されるのがよい。スクリーニングパッドＤＧをおもて面保護膜１４の内終端１４ａよりも内側に配置するのが好ましい理由は、次の通りである。エミッタ電極９およびスクリーニングパッドＤＧ上には、めっき膜１３が形成される。めっき膜１３は、その濡れ性に基づく広がり方で、基板中央部側からおもて面保護膜１４の内終端１４ａまでの全体に基板おもて面上を広がる（以下、濡れ広がるとする）。このため、おもて面保護膜１４の内終端１４ａよりも内側にスクリーニングパッドＤＧを配置することで、エミッタ電極９とスクリーニングパッドＤＧとの間をめっき膜１３で確実に埋め込むことができるからである。

すなわち、エミッタ電極９とスクリーニングパッドＤＧとの間隔ｗは、エミッタ電極９およびスクリーニングパッドＤＧ上から濡れ広がっためっき膜１３を介して、エミッタ電極９とスクリーニングパッドＤＧとが短絡される程度の寸法となっている。具体的には、めっき膜１３は、自身の厚さ（エミッタ電極９およびスクリーニングパッドＤＧ上の部分の厚さ）ｔと同程度の幅で、エミッタ電極９側からスクリーニングパッドＤＧ側へ、かつスクリーニングパッドＤＧ側からエミッタ電極９側へ広がる。このため、エミッタ電極９とスクリーニングパッドＤＧとの間隔ｗは、めっき膜１３の厚さｔの２倍以下であればよい（ｗ≦２ｔ）。より具体的には、例えば、めっき膜１３の厚さｔを５μｍ程度とし、エミッタ電極９とスクリーニングパッドＤＧとの間隔ｗを１０μｍ以下程度としてもよい。

次に、実施の形態１にかかる半導体装置の製造方法について詳細に説明する。図５は、実施の形態１にかかる半導体装置の製造方法の概要を示すフローチャートである。まず、一般的な方法により、ｎ^-型ドリフト層となるｎ^-型半導体ウエハのおもて面側に、トレンチ側壁をチャネル領域とするトレンチＭＯＳセルと、トレンチ側壁にチャネル領域を形成しないダミートレンチＭＯＳセルとを形成する。具体的には、活性領域１ａにおいて、ｎ^-型半導体ウエハおもて面の表面層に、ＭＯＳゲート構造を構成する半導体部（ｐ型ベース層２およびｎ⁺型エミッタ領域５）を形成する（ステップＳ１）。

次に、ウエハおもて面から深さ方向にｐ型ベース層２およびｎ⁺型エミッタ領域５を貫通してｎ^-型ドリフト層に達するトレンチ６を形成するとともに、ウエハおもて面から深さ方向にｐ型ベース層２を貫通してｎ^-型ドリフト層に達するダミートレンチ１６を形成する（ステップＳ２）。ステップＳ２においては、トレンチ６およびダミートレンチ１６によってｐ型ベース層２が複数の領域（第１，２ベース領域３，４）に分割される。次に、トレンチ６の内部に、トレンチ６の内壁に沿ってゲート絶縁膜７を形成するとともに、ダミートレンチ１６の内部に、ダミートレンチ１６の内壁に沿ってダミーゲート絶縁膜１７を形成する（ステップＳ３）。

次に、トレンチ６およびダミートレンチ１６の内部に埋め込むように、ｎ^-型半導体ウエハのおもて面上にポリシリコン（ｐｏｌｙ−Ｓｉ）層を形成する。そして、ポリシリコン層をエッチバックし、トレンチ６およびダミートレンチ１６の内部にそれぞれゲート電極８およびダミーゲート電極１８となるポリシリコン層を残す（ステップＳ４）。次に、ウエハおもて面を覆うように層間絶縁膜１０を形成する（ステップＳ５）。次に、層間絶縁膜１０を選択的に除去してコンタクトホールを形成し、コンタクトホールの内部に第１，２ベース領域３，４およびｎ⁺型エミッタ領域５を露出させる。

次に、コンタクトホールに埋め込むようにウエハおもて面全面に形成した例えばアルミニウム（Ａｌ）電極（おもて面電極）をパターニングし、エミッタ電極９、スクリーニングパッドＤＧおよび各電極パッドを形成する（ステップＳ６）。次に、ウエハおもて面をおもて面保護膜１４で覆った後（ステップＳ７）、おもて面保護膜１４をパターニングしてエミッタ電極９、スクリーニングパッドＤＧおよび各電極パッドを露出させる。このとき、おもて面保護膜１４の内終端１４ａよりも内側に、エミッタ電極９およびスクリーニングパッドＤＧを露出させる。また、ステップＳ７の工程までのいずれかのタイミングで、各ゲート電極８とゲートパッドＧとをゲートランナーを介して接続し、各ダミーゲート電極１８とスクリーニングパッドＤＧとをダミーゲートランナーを介して接続する。

次に、ゲート絶縁膜７およびダミーゲート絶縁膜１７の信頼性を評価するためのスクリーニングを行う（ステップＳ８）。具体的には、ダミーゲート絶縁膜１７の信頼性を評価するためのスクリーニングは、上述したようにエミッタ電極９とダミーゲート電極１８との間に所定の電圧を印加して、ダミーゲート絶縁膜１７の耐圧を測定すればよい。すなわち、エミッタ電極９とスクリーニングパッドＤＧとの間に所定の電圧を印加する。ゲート絶縁膜７の信頼性を評価するためのスクリーニングは、エミッタ電極９とゲート電極８との間に所定の電圧を印加して、ゲート絶縁膜７の耐圧を測定すればよい。すなわち、エミッタ電極９とゲートパッドＧとの間に、例えばダミーゲート絶縁膜１７に対するスクリーニングと同じ電圧を印加する。個々の半導体チップのスクリーニング結果は、例えば、半導体ウエハの固有認識番号、および、各半導体ウエハの個々のチップの位置をアドレス化したサイト情報に基づいて、電子情報としてスクリーニングのための評価装置の記憶部または外部の記憶部に記憶させる。

次に、ｎ^-型半導体ウエハの裏面側の半導体部（ｐ⁺型コレクタ層１１やｎ型フィールドストップ層）を形成した後、裏面電極としてｐ⁺型コレクタ層１１に接するコレクタ電極１２を形成する（ステップＳ９）。次に、エミッタ電極９およびスクリーニングパッドＤＧ上にめっき膜１３を形成する。このとき、めっき膜１３の濡れ広がりを利用して、エミッタ電極９とスクリーニングパッドＤＧとを短絡（ショート）させる。すなわち、エミッタ電極９とダミーゲート電極１８とを短絡させる（ステップＳ１０）。

次に、スクリーニングを除く一般的なウエハ検査を行う（ステップＳ１１）。ステップＳ１１においては、ウエハ検査として、例えば電気を流すことで、正常に動作するか否かを評価するＷＡＴ（Ｗａｆｅｒ Ａｃｃｅｐｔａｎｃｅ Ｔｅｓｔ）などを行う。具体的には、ウエハ検査において、しきい値電圧、漏れ電流の有無、オン電圧などを評価する。また、ステップＳ１１においては、ウエハ検査後に、ステップＳ８のスクリーニングにおいて記憶部に記憶した電子情報、および、ウエハ検査結果に基づいて、良品と判断された半導体チップと、不良と判断された半導体チップとが判別可能なようにマーキングを行う。具体的には、例えば、不良と判断されたすべての半導体チップに模様や文字、バーコードなどの所定マークをマーキング（付加）する。

このように、半導体チップへのマーキングは、めっき膜１３を形成した後に行う。これにより、めっき膜１３を形成するために用いるめっき液に、半導体チップへのマーキングによる悪影響が及ぶことを回避することができる。また、スクリーニング後、めっき膜１３を形成するためのめっき処理を経て、個々のチップにダイシングするまでの間、スクリーニング結果を確実に維持することができるため、めっき膜１３を形成した後においても半導体チップに付加した所定マークを正確に認識することができる。ここでは、ステップＳ８のスクリーニング結果を電子情報として記憶する場合を例に説明しているが、めっき膜１３を形成した後に、半導体チップへのマーキングを行うことができればよく、他の方法を用いてもよい。

次に、半導体ウエハを個々のチップ状にダイシング（切断）する（ステップＳ１２）。このとき、ステップＳ８のスクリーニングおよびステップＳ１１のウエハ検査において不良と判断された半導体チップを取り除く。具体的には、例えば、半導体ウエハのダイシング後、不良と判断され所定マークが付加された半導体チップをステージ（ダイシング時に半導体ウエハを載置したステージ）上にそのまま残し、良品と判断された半導体チップ（すなわち所定マークが付加されていない半導体チップ）のみをピックアップして（取り出して）次の組立工程へと搬送する。

次に、半導体チップをパッケージに実装するための一般的な組立工程を行う。具体的には、例えばＤＣＢ（Ｄｉｒｅｃｔ Ｃｏｐｐｅｒ Ｂｏｎｄｉｎｇ）基板などの絶縁基板（不図示）に、半導体チップの裏面を半田付け（マウント）する（ステップＳ１３）。上述したように良品と判断された半導体チップのみをピックアップするため、ＤＣＢ基板上に不良と判断された半導体チップが搭載されることはない。このため、後述する配線工程において、不良と判断された半導体チップを除いて配線処理を行う必要がなく、工程を簡略化することができる。その後、ワイヤーボンディングや、電極端子となる銅ブロック（不図示）へのチップおもて面の半田付け（ワイヤレスボンディング）により、エミッタ電極９とエミッタパッドＥとを接続し、かつエミッタパッドＥおよびゲートパッドＧをそれぞれ所定の電極リード（不図示）に接続する配線工程を行うことで（ステップＳ１４）、図１（ｂ）に示すトレンチゲート型ＩＧＢＴが完成する。

以上、説明したように、実施の形態１によれば、ゲート電位以外の電位（例えばエミッタ電位）のダミートレンチＭＯＳセルを備えたＭＯＳ型半導体装置において、第２トレンチゲート構造のゲート絶縁膜に対するスクリーニングを行うまではエミッタ電極とダミーゲート電極とを電気的に切り離した状態にすることで、製造プロセス中にエミッタ電極とダミーゲート電極との間に所定の電圧を印加して、ダミーゲート絶縁膜に対するスクリーニングを行うことができる。これにより、半導体ウエハのダイシング後に、ダミーゲート絶縁膜の厚さが部分的に薄いなどによって不良となる半導体チップを取り除くことができる。また、実施の形態によれば、ダミーゲート絶縁膜に対するスクリーニング後に、ＩＧＢＴを作製するための諸工程（具体的にはおもて面電極上に行うめっき処理工程）においてエミッタ電極とダミーゲート電極とを短絡させるため、製造プロセス中にダミーゲート絶縁膜に対するスクリーニングを行ったとしても、製品プロセス終了時には、エミッタ電極とトレンチゲート構造のダミーゲート電極とを短絡させた状態で製品を完成させることができる。したがって、トレンチ側壁にチャネル領域を形成しないダミートレンチＭＯＳセルを備え、かつ市場故障率の低いトレンチゲート型半導体装置を提供することができる。

（実施の形態２）
次に、実施の形態２にかかる半導体装置の製造方法によって作製される半導体装置の構造について説明する。図６は、実施の形態２にかかる半導体装置の各電極パッドの平面レイアウトを示す平面図である。図６の切断線Ａ−Ａ’における断面構造は、実施の形態１（図４）と同様である。図７は、実施の形態２にかかる半導体装置の各電極パッドの別の一例の平面レイアウトを示す平面図である。図８は、図６のスクリーニングパッド付近を拡大して示す平面図である。実施の形態２にかかる半導体装置の製造方法によって作製される半導体装置が実施の形態１にかかる半導体装置の製造方法によって作製される半導体装置と異なる点は、スクリーニングパッドＤＧの周囲２辺以上がエミッタ電極９に対向する点である。

具体的には、図６に示すように、スクリーニングパッドＤＧは、例えばエミッタ電極９の外周部に、その周囲３辺がエミッタ電極９に対向するように配置されている。また、図７の別の一例に示すように、スクリーニングパッドＤＧは、エミッタ電極９の中央部に配置され、その周囲４辺がエミッタ電極９に対向していてもよい。図８に示すように、スクリーニングパッドＤＧとエミッタ電極９との間隔ｗは、例えば、スクリーニングパッドＤＧの、エミッタ電極９に対向する３辺すべて（図示省略するが図７の別の一例の場合には、エミッタ電極９に対向する４辺すべて）において同じ寸法であってもよい。

以上、説明したように、実施の形態２によれば、実施の形態１と同様の効果を得ることができる。

（実施の形態３）
次に、実施の形態３にかかる半導体装置の製造方法について説明する。図９は、実施の形態３にかかる半導体装置の製造方法の概要を示すフローチャートである。図１０は、実施の形態３にかかる半導体装置の各電極パッドの平面レイアウトを示す平面図である。実施の形態３にかかる半導体装置の製造方法が実施の形態１にかかる半導体装置の製造方法と異なる点は、次の２点である。１つ目の相違点は、ゲート絶縁膜７およびダミーゲート絶縁膜１７に対するスクリーニングをウエハ検査時に行う点である。２つ目の相違点は、組立工程におけるワイヤーボンディングにより、エミッタ電極９とスクリーニングパッドＤＧとを短絡させる点である。

具体的には、まず、ＭＯＳゲート構造を構成する半導体部を形成する工程から、おもて面保護膜１４を形成する工程までを順に行った後（ステップＳ２１〜Ｓ２７）、ｎ^-型半導体ウエハの裏面側の半導体部を形成する工程、裏面電極を形成する工程（ステップＳ２８）およびめっき処理工程（ステップＳ２９）を順に行う。実施の形態３においては、例えばエミッタ電極９とスクリーニングパッドＤＧとの間隔ｗがめっき膜の濡れ広がりの幅よりも広いなどによって、ステップＳ２９のめっき処理において、エミッタ電極９とスクリーニングパッドＤＧとは短絡されない。これら各工程における構成部の形成方法は、実施の形態１と同様である。

次に、ウエハ検査を行う（ステップＳ３０）。このウエハ検査時に、ゲート絶縁膜７およびダミーゲート絶縁膜１７に対するスクリーニングを行う。そして、ウエハ検査結果（スクリーニング結果を含む）に基づいて、実施の形態１と同様に、良品と判断された半導体チップと、不良と判断された半導体チップとが判別可能なようにマーキングを行う。スクリーニング方法、その他のウエハ検査方法、良品・不良を判断するための半導体チップへのマーキング方法および半導体チップへのマーキングのタイミングは、実施の形態１と同様である。次に、実施の形態１と同様に、ｎ^-型半導体ウエハのダイシング工程およびチップ裏面の半田付け工程を順に行う（ステップＳ３１，Ｓ３２）。ステップＳ３２のチップ裏面の半田付け工程においては、良品と判断された半導体チップのみをピックアップして、ＤＣＢ基板などの絶縁基板に半導体チップの裏面を半田付けする。すなわち、ステップＳ３０のウエハ検査（スクリーニングを含む）において不良と判断された半導体チップ（所定マークが付加された半導体チップ）が取り除かれる。次に、ワイヤーボンディングにより、エミッタ電極９とエミッタパッドＥとを接続し、かつエミッタパッドＥおよびゲートパッドＧをそれぞれ所定の電極リード（不図示）に接続する。さらに、ワイヤーボンディングにより、エミッタ電極９とスクリーニングパッドＤＧとを接続することで（ステップＳ３３）、図１（ｂ）に示すトレンチゲート型ＩＧＢＴが完成する。

すなわち、実施の形態３においては、エミッタ電極９とスクリーニングパッドＤＧとを短絡させる金属部材として、ボンディングワイヤー（不図示）を用いる。スクリーニングパッドＤＧは、他の電極パッドと同様に、おもて面保護膜１４の内終端１４ａよりも外側に配置されていてもよい（図１０）。また、実施の形態１のように、おもて面保護膜１４の内終端１４ａよりも内側にスクリーニングパッドＤＧを配置した場合（図２）、ワイヤーボンディングによりスクリーニングパッドＤＧとエミッタパッドＥとを短絡させてもよい。スクリーニングパッドＤＧの大きさ（表面積）は、例えば１辺の長さをワイヤ径以上（例えば３０μｍ以上４００μｍ以下程度）とした略矩形状の縦横比とするのが好ましい。

また、エミッタパッドＥまたはスクリーニングパッドＤＧ、もしくはその両方を、ワイヤーボンディングによりＤＣＢ基板などの絶縁基板上の配線層に接続することで、スクリーニングパッドＤＧとエミッタパッドＥとを短絡させてもよい。具体的には、例えば半導体チップの温度を測定するために用いるダイオード（温度センスダイオード）を備えた半導体チップを例に説明する。図１４〜１６は、実施の形態３にかかる半導体装置の各電極パッドの別の一例の平面レイアウトを示す平面図である。図１４〜１６の半導体チップの構成は、温度センスダイオード（不図示）を備える点、スクリーニングパッドＤＧとエミッタパッドＥとを絶縁基板上の配線層に接続する点を除いて、図１０に示す半導体チップと同様である。

図１４に示すように、スクリーニングパッドＤＧとエミッタパッド（エミッタ電極９と同電位のパッド）Ｅとを隣接して配置し、スクリーニングパッドＤＧおよびエミッタパッドＥをそれぞれ異なるボンディングワイヤー２２，２３によって絶縁基板（不図示）上の配線層（金属箔）からなる例えば金属端子（以下、単に配線層とする）２１に接続してもよい。金属端子２１は、例えばフローティング電位となっている。

また、図１５に示すように、スクリーニングパッドＤＧとエミッタパッドＥとを隣接して配置し、スクリーニングパッドＤＧ、エミッタパッドＥおよび配線層２１の３箇所を１つのボンディングワイヤー２４で接続（ステッチ）してもよい。この場合、例えば、１箇所目（スクリーニングパッドＤＧまたは配線層２１）と、真ん中に配置された例えばエミッタパッドＥとをボンディングワイヤー２４によってボンディング（超音波接合）した後に、ボンディングワイヤー２４を切断せずに、さらに続けて残りの３箇所目をボンディングワイヤーによってボンディングすればよい。この場合、モジュールを構成するボンディングワイヤーの本数を減らすことができる。

また、図１６に示すように、エミッタ電極９の電流値が数Ａ程度と比較的小さい電流値である場合、スクリーニングパッドＤＧとエミッタパッドＥとを隣接して配置し、エミッタパッドＥと配線層２１とをボンディングワイヤー２５によって接続するとともに、エミッタ電極９とスクリーニングパッドＤＧとをリードフレーム２６によって接続してもよい。エミッタ電極９とエミッタパッドＥとを接続するリードフレームは図示省略する。

スクリーニングパッドＤＧおよびエミッタパッドＥは、例えば、他の電極パッドと同様に、おもて面保護膜１４の内終端１４ａよりも外側に配置されている。図１４〜１６において他の電極パッドとは、温度センスカソードパッドＫ、温度センスアノードパッドＡ、ゲートパッドＧおよび電流センスパッドＳである。温度センスカソードパッドＫは、温度センスダイオードのカソードと接続される。温度センスアノードパッドＡは、温度センスダイオードのアノードと接続される。電流センスパッドＳは、電源と負荷、またはグランドと負荷との間に配置された電流センス素子に接続される。

また、上述した実施の形態３にかかる半導体装置の製造方法おいて、ステップＳ３０のウエハ検査時でなく、ステップＳ３３のワイヤーボンディング後に、ゲート絶縁膜７およびダミーゲート絶縁膜１７に対するスクリーニングを行ってもよい。この場合、スクリーニング後に、スクリーニングパッドＤＧを例えば外部回路（不図示）に短絡させてもよい。

以上、説明したように、実施の形態３によれば、組立工程までの間にダミーゲート絶縁膜に対するスクリーニングを行い、組立工程においてエミッタ電極と第２トレンチゲート構造のダミーゲート電極とを短絡させることで、実施の形態１，２と同様の効果を得ることができる。

（実施の形態４）
次に、実施の形態４にかかる半導体装置の製造方法について説明する。図１１は、実施の形態４にかかる半導体装置の製造方法の概要を示すフローチャートである。図１２は、実施の形態４にかかる半導体装置の各電極パッドの平面レイアウトを示す平面図である。図１３は、図１２の切断線Ｂ−Ｂ’における断面構造を示す断面図である。実施の形態４にかかる半導体装置の製造方法が実施の形態３にかかる半導体装置の製造方法と異なる点は、組立工程における銅ブロック１９へのチップおもて面の半田付けにより、エミッタ電極９とスクリーニングパッドＤＧとを短絡させる点である。

具体的には、まず、実施の形態３と同様に、ＭＯＳゲート構造を構成する半導体部を形成する工程から、チップ裏面の半田付け工程までを順に行う（ステップＳ４１〜Ｓ５２）。すなわち、実施の形態４においても、実施の形態３と同様に、ステップＳ５０のウエハ検査（スクリーニングを含む）において、良品・不良を判断するための半導体チップへのマーキングを行う。そして、ステップＳ５２のチップ裏面の半田付け工程において、良品と判断された半導体チップのみをピックアップして、ＤＣＢ基板などの絶縁基板に半導体チップの裏面を半田付けする。次に、図１３に示すように銅ブロック１９へのチップおもて面の半田付けにより、半田層１５を介して、エミッタ電極９とエミッタパッドＥとを接続し、かつエミッタパッドＥおよびゲートパッドＧをそれぞれ所定の電極リード（不図示）に接続する。このとき、さらに、半田層１５を介して、エミッタ電極９とスクリーニングパッドＤＧとを短絡させる（ステップＳ５３）。これによって、図１（ｂ）に示すトレンチゲート型ＩＧＢＴが完成する。

実施の形態４においては、エミッタ電極９とスクリーニングパッドＤＧとを短絡させる金属部材として半田層１５を用いる。半田層１５によって、チップおもて面に銅ブロック１９が接合されている。スクリーニングパッドＤＧは、おもて面保護膜１４の内終端１４ａよりも内側に配置されていればよい。その理由は、実施の形態１において金属部材としてめっき膜１３を用いる場合と同様である。すなわち、半田層１５はおもて面保護膜１４の内終端１４ａよりも内側全体に濡れ広がるため、エミッタ電極９とスクリーニングパッドＤＧとの間を半田層１５で確実に埋め込むことができる（図１３）。したがって、エミッタ電極９およびスクリーニングパッドＤＧ上に形成されるめっき膜１３の濡れ広がりではエミッタ電極９とスクリーニングパッドＤＧとが短絡されない程度にエミッタ電極９とスクリーニングパッドＤＧとの間隔が広い場合に特に有用である。半田層１５の厚さは、例えば５０μｍ以上２００μｍ以下であってもよい。おもて面保護膜１４の厚さは、例えば３μｍ以上１５μｍ以下であってもよく、好ましくはエミッタ電極９とめっき膜１３との厚さの合計よりも厚い例えば７μｍであるのがよい。

具体的には、例えば、スクリーニングパッドＤＧは、実施の形態１と同様に、エミッタ電極９の外周付近に、スクリーニングパッドＤＧの周囲１辺がエミッタ電極９に対向するように配置されてもよい（図２）。また、スクリーニングパッドＤＧは、実施の形態２と同様に、スクリーニングパッドＤＧの周囲２辺以上がエミッタ電極９に対向するように、エミッタ電極９の各電極パッド側の外周部や、エミッタ電極９の中央部に配置されてもよい（図６，７）。また、スクリーニングパッドＤＧは、エミッタ電極９を挟んで、各電極パッドとは反対側に配置されていてもよい（図１２）。

以上、説明したように、実施の形態４によれば、組立工程までの間にダミーゲート絶縁膜に対するスクリーニングを行い、組立工程においてエミッタ電極と第２トレンチゲート構造のダミーゲート電極とを短絡させることで、実施の形態１〜３と同様の効果を得ることができる。

（実施の形態５）
次に、実施の形態５にかかる半導体装置の製造方法について、図５を参照しながら説明する。実施の形態５にかかる半導体装置の製造方法が実施の形態１にかかる半導体装置の製造方法と異なる点は、一旦、すべてのトレンチゲート構造をトレンチＭＯＳセルとして形成し（すなわち、ｎ^-型半導体基板に形成したすべてのトレンチゲート構造をすべてゲート電極８としてゲートランナーに接続し）、すべてのゲート絶縁膜７を一括してスクリーニングした後に、ゲートランナーに接続された一部のゲート電極８を電気的に切り離してダミーゲート電極１８にする点である。

具体的には、まず、実施の形態１と同様に、ＭＯＳゲート構造を構成する半導体部を形成する工程、およびトレンチを形成する工程を順に行う（ステップＳ１，Ｓ２）。そして、ステップＳ３、Ｓ４においては、後述する工程でダミーゲート電極１８となるゲート電極も後述するステップＳ７の工程までのいずれかのタイミングでゲートランナーを介してゲートパッドＧに接続し、ゲート電位とする。すなわち、ステップＳ３，Ｓ４の段階では、一旦、すべてのトレンチにそれぞれゲート電位のトレンチゲート構造（ゲート絶縁膜７およびゲート電極８）が形成された状態となる。

次に、実施の形態１と同様に、層間絶縁膜１０を形成する工程から、おもて面保護膜１４を形成する工程までを順に行う（ステップＳ５〜Ｓ７）。次に、ステップＳ８において、エミッタ電極９とゲートパッドＧとの間に所定の電圧を印加することで、すべてのトレンチゲート構造のゲート絶縁膜７に対するスクリーニングを行う。すなわち、後述する工程でゲート絶縁膜１７となるゲート絶縁膜は、ゲート絶縁膜７としてスクリーニングが行われる。次に、実施の形態１と同様に、裏面電極を形成する工程を行う（ステップＳ９）。

また、ステップＳ８のスクリーニング後、後述するステップＳ１０のめっき処理工程の前までに、例えばエッチングによってゲートランナーを部分的に除去し、一部のトレンチゲート構造（ゲート絶縁膜７およびゲート電極８）をゲートパッドＧから電気的に切り離す。そして、ゲートパッドＧから切り離したゲート電極８を、実施の形態１と同様に例えばダミーゲートランナーを介してスクリーニングパッドＤＧに接続することでダミーゲート電極１８とする。その後、実施の形態１と同様にめっき処理工程以降の工程を順に行うことで（ステップＳ１０〜Ｓ１４）、図１（ｂ）のトレンチゲート型ＩＧＢＴが完成する。

上述した実施の形態５にかかる半導体装置の製造方法を実施の形態２に適用してもよい。すなわち、スクリーニングパッドＤＧの周囲１辺以上が所定の間隔ｗでエミッタ電極９に対向していればよく、スクリーニングパッドＤＧの配置は種々変更可能である。また、上述した実施の形態５にかかる半導体装置の製造方法を実施の形態３，４に適用してもよい。すなわち、ウエハ検査においてゲート絶縁膜７に対するスクリーニングを行った後、ボンディング工程前までに、一部のゲート電極８をゲートランナーから電気的に切り離してダミーゲート電極１８とする。スクリーニングパッドＤＧの配置は、エミッタ電極９とスクリーニングパッドＤＧとを短絡するために用いる金属部材の種類によって種々変更可能である。

以上、説明したように、実施の形態５によれば、実施の形態１〜４と同様の効果を得ることができる。

以上において本発明は、上述した実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、上述した各実施の形態では、ｐ型ベース領域の、ダミートレンチＭＯＳセルに挟まれた部分がエミッタ電位である場合を例に説明しているが、本発明は、ｐ型ベース領域の、ダミートレンチＭＯＳセルに挟まれた部分をフローティング電位（浮遊電位）としたＭＯＳ型半導体装置に適用可能である。また、上述した各実施の形態では、ダミーゲート絶縁膜に対するスクリーニングとともに、ゲート絶縁膜に対するスクリーニングを行う場合を例に説明しているが、トレンチＭＯＳセルを構成するゲート電極はエミッタ電極に短絡されないことから、ゲート絶縁膜には任意のタイミングで所定の電圧を印加することができる。また、スクリーニング時にエミッタ電極とスクリーニングパッドとが電気的に絶縁されている場合には、ｎ^-型半導体基板に形成したすべてのトレンチゲート構造をすべてダミーゲート電極としてダミーゲートランナーに接続し、すべてのダミーゲート絶縁膜を一括してスクリーニングした後に、ダミーゲートランナーに接続された一部のゲート電極を電気的に切り離してゲート電極８としてもよい。このため、ゲート絶縁膜に対するスクリーニングを行うタイミングは種々変更可能である。また、本発明は、導電型を反転させても同様に成り立つ。

以上のように、本発明にかかる半導体装置の製造方法は、エミッタ電極に短絡されたダミートレンチＭＯＳセルを備えたＭＯＳ型半導体装置に有用である。

１ ｎ^-型半導体基板（ｎ^-型ドリフト層）
１ａ 活性領域
１ｂ エッジ終端領域
２ ｐ型ベース層
３ 第１ベース領域
４ 第２ベース領域
５ ｎ⁺型エミッタ領域
６ トレンチ
７ ゲート絶縁膜
８ ゲート電極
９ エミッタ電極
１０ 層間絶縁膜
１１ ｐ⁺型コレクタ層
１２ コレクタ電極
１３ めっき膜
１４ おもて面保護膜
１４ａ おもて面保護膜の内終端
１５ 半田層
１６ ダミートレンチ
１７ ダミーゲート絶縁膜
１８ ダミーゲート電極
１９ 銅ブロック
ＤＧ スクリーニングパッド
Ｅ エミッタパッド
Ｇ ゲートパッド
ｗ エミッタ電極とスクリーニングパッドとの間隔

Claims (5)

1. 素子の深さ方向に延びるゲート電極を備えたトレンチゲート構造を複数備え、複数の前記トレンチゲート構造が、素子の制御に寄与する第１トレンチゲート構造と、素子の制御に寄与しない第２トレンチゲート構造とからなる半導体装置の製造方法であって、
   半導体基板のおもて面側に、複数の前記トレンチゲート構造を形成する第１工程と、
   前記半導体基板のおもて面上に、複数の前記トレンチゲート構造のうち、１つ以上の前記第１トレンチゲート構造を構成する前記ゲート電極が接続されたゲート電極パッドと、複数の前記トレンチゲート構造のうち、１つ以上の前記第２トレンチゲート構造を構成する前記ゲート電極が接続されたスクリーニング電極パッドと、を形成する第２工程と、
   ゲート電位以外の電位をもつ電極部と前記スクリーニング電極パッドとの間に第１所定電圧を印加して、前記スクリーニング電極パッドに接続された前記ゲート電極に接するゲート絶縁膜に前記第１所定電圧を印加するスクリーニングを行い、前記電極部と前記ゲート電極パッドとの間に第２所定電圧を印加して、前記ゲート電極パッドに接続された前記ゲート電極に接するゲート絶縁膜に前記第２所定電圧を印加するスクリーニングを行う第３工程と、
   前記第３工程の後、前記半導体基板を個片化するダイシング工程と、個片化した前記半導体基板の裏面に半田付けを行う裏面半田付け工程と、を含む第４工程と、
   前記第４工程の後、前記電極部と前記スクリーニング電極パッドとを電気的に接続させて、前記スクリーニング電極パッドに接続された前記ゲート電極を備えた前記第２トレンチゲート構造を形成する第５工程と、
   を有し、
   前記電極部は、前記半導体基板の表面に、前記トレンチゲート構造の前記ゲート電極の上面を覆う層間絶縁膜を介して形成されたエミッタ電極であり、
   前記エミッタ電極は、前記エミッタ電極と同電位のエミッタ電極パッドを有し、
   前記第５工程は、前記エミッタ電極パッドと前記スクリーニング電極パッドとの間を接続する第１ワイヤーボンディング工程と、絶縁基板の配線リードと前記ゲート電極パッドとの間を接続する第２ワイヤーボンディング工程と、を含み、
   前記第５工程後に、前記電極部は、前記第２トレンチゲート構造の前記ゲート電極に電気的に接続され、
   前記第２工程と前記第３工程の間に、前記半導体基板のおもて面にめっき膜を形成するめっき工程さらに含むことを特徴とする半導体装置の製造方法。
2. 前記第２所定電圧は、前記第１所定電圧と同じ電圧であることを特徴とする請求項１に記載の半導体装置の製造方法。
3. 素子の深さ方向に延びるゲート電極を備えたトレンチゲート構造を複数備え、複数の前記トレンチゲート構造が、素子の制御に寄与する第１トレンチゲート構造と、素子の制御に寄与しない第２トレンチゲート構造とからなる半導体装置の製造方法であって、
   半導体基板のおもて面側に、複数の前記トレンチゲート構造を形成する第１工程と、
   前記半導体基板のおもて面上に、複数の前記トレンチゲート構造のうち、１つ以上の前記第１トレンチゲート構造を構成する前記ゲート電極が接続されたゲート電極パッドと、複数の前記トレンチゲート構造のうち、１つ以上の前記第２トレンチゲート構造を構成する前記ゲート電極が接続されたスクリーニング電極パッドと、を形成する第２工程と、
   前記第２工程の後、前記半導体基板のおもて面にめっき膜を形成する第３工程と、
   前記第３工程の後、ゲート電位以外の電位をもつ電極部と前記スクリーニング電極パッドとの間に所定電圧を印加して、前記スクリーニング電極パッドに接続された前記ゲート電極に接するゲート絶縁膜に前記所定電圧を印加するスクリーニングを行う第４工程と、
   前記第４工程の後、前記半導体基板を個片化するダイシング工程と、個片化した前記半導体基板の裏面に半田付けを行う裏面半田付け工程と、を含む第５工程と、
   前記第５工程の後、前記電極部と前記スクリーニング電極パッドとを電気的に接続させて、前記スクリーニング電極パッドに接続された前記ゲート電極を備えた前記第２トレンチゲート構造を形成する第６工程と、
   を含み、
   前記第６工程では、前記電極部と同電位のエミッタ電極パッドと、前記スクリーニング電極パッドと、の間をワイヤーボンディングによって接続することを特徴とする半導体装置の製造方法。
4. 前記第６工程は、絶縁基板の配線リードと前記ゲート電極パッドとの間を接続するワイヤーボンディング工程を含むことを特徴とする請求項３に記載の半導体装置の製造方法。
5. 前記第５工程と前記第６工程の間に、個片化した前記半導体基板のおもて面の前記電極部に電極端子を半田付けするおもて面半田付け工程を行うことを特徴とする請求項３に記載の半導体装置の製造方法。

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