JP6736902B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP6736902B2 JP6736902B2 JP2016024804A JP2016024804A JP6736902B2 JP 6736902 B2 JP6736902 B2 JP 6736902B2 JP 2016024804 A JP2016024804 A JP 2016024804A JP 2016024804 A JP2016024804 A JP 2016024804A JP 6736902 B2 JP6736902 B2 JP 6736902B2
- Authority
- JP
- Japan
- Prior art keywords
- metal
- semiconductor device
- electrode
- insulating film
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims description 74
- 238000004519 manufacturing process Methods 0.000 title claims description 19
- 229910052751 metal Inorganic materials 0.000 claims description 94
- 239000002184 metal Substances 0.000 claims description 94
- 238000000605 extraction Methods 0.000 claims description 33
- 239000000758 substrate Substances 0.000 claims description 31
- 238000000034 method Methods 0.000 claims description 22
- 238000007747 plating Methods 0.000 claims description 19
- 239000012535 impurity Substances 0.000 claims description 16
- 239000000463 material Substances 0.000 claims description 11
- 238000004544 sputter deposition Methods 0.000 claims description 8
- 230000001681 protective effect Effects 0.000 claims description 7
- 238000005229 chemical vapour deposition Methods 0.000 claims description 5
- 238000005240 physical vapour deposition Methods 0.000 claims description 4
- 229910002601 GaN Inorganic materials 0.000 claims description 2
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 claims description 2
- 239000010432 diamond Substances 0.000 claims description 2
- 229910003460 diamond Inorganic materials 0.000 claims description 2
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical group [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims description 2
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 28
- 230000004888 barrier function Effects 0.000 description 22
- 230000007547 defect Effects 0.000 description 12
- 239000003963 antioxidant agent Substances 0.000 description 9
- 230000003078 antioxidant effect Effects 0.000 description 9
- 239000000126 substance Substances 0.000 description 6
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 5
- 230000000052 comparative effect Effects 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 229910052718 tin Inorganic materials 0.000 description 5
- 229910052719 titanium Inorganic materials 0.000 description 4
- 229910052721 tungsten Inorganic materials 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 3
- 230000007797 corrosion Effects 0.000 description 3
- 238000005260 corrosion Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 230000017525 heat dissipation Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000011800 void material Substances 0.000 description 2
- 229910016570 AlCu Inorganic materials 0.000 description 1
- 229910000789 Aluminium-silicon alloy Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000010292 electrical insulation Methods 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 239000012466 permeate Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
- H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
- H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
- H01L29/66333—Vertical insulated gate bipolar transistors
- H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
Description
本発明は、例えばＭＯＳＦＥＴ又はＩＧＢＴ(Insulated Gate Bipolar Transistor)などの半導体装置の製造方法に関する。
特許文献１には、トレンチゲート電極を有する半導体装置が開示されている。地球環境保護の観点から、エネルギーを効率良く利用するために、電力システムは小型化と高出力化を続けている。電力システムに搭載されるパワーデバイスに要求される電流密度は上昇を続け、放熱性能の向上と、接合部の低抵抗化が求められている。これらの目的を達成するため、上面と下面の両面において、引出電極と、引出電極の後に形成される接合電極とを有するパワーデバイスが標準化しつつある。これらの接合電極により、パワーデバイスの上面をリードフレームに直接接合し、パワーデバイスの下面をヒートスプレッダに直接接合できるので、放熱性能の向上と、接合部の低抵抗化を計ることができる。
パワーデバイスの引出電極の表面に、めっき法で接合電極を積層することがある。めっき法ではウエハを液槽に浸漬するため、めっき処理に使用している薬液が引出電極の表層に存在する僅かな欠陥から下地のＭＯＳ構造等に染み込んでＭＯＳ構造等を腐食させる問題があった。半導体装置の内部構造に腐食が生じることによる歩留まり低下があった。
本発明は、上述のような課題を解決するためになされたもので、めっき法で接合電極を形成することによる歩留まり低下を防止できる半導体装置の製造方法を提供することを目的とする。
本願の発明に係る半導体装置の製造方法は、半導体基板の上面側に不純物層を形成する工程と、該半導体基板の上面に開口を有する絶縁膜を形成する工程と、該絶縁膜の開口を埋める埋め込み金属と、該埋め込み金属とつながり、該絶縁膜の上に位置する保護金属と、を有することで該絶縁膜を覆うプラグ金属をＣＶＤ法で形成する工程と、該プラグ金属の上に、スパッタリング法又はＰＶＤ法により引出電極を形成する工程と、該引出電極の上に、めっき法により接合電極を形成する工程と、を備え、該プラグ金属は、該半導体基板を下に凸に反らせる厚みを有することを特徴とする。
本発明によれば、めっき液に溶解しないプラグ金属をセル領域の全域に形成するので、プラグ金属の上の引出電極、及びプラグ金属の下のバリアメタルの欠陥によってめっき液がバリアメタルの下に浸み込むことを防止できる。
本発明の実施の形態に係る半導体装置の製造方法について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
実施の形態．
図１は、本発明の実施の形態に係る半導体装置の製造方法で製造された半導体装置の断面図である。この半導体装置はＩＧＢＴチップである。この半導体装置は例えばシリコンを材料とする半導体基板１０を備えている。半導体基板１０にはトレンチゲート電極１２が形成されている。具体的に言えば、半導体基板１０の上面側には、半導体基板１０にストライプ状に彫られた溝を埋めるトレンチゲート電極１２が設けられている。トレンチゲート電極１２の材料は例えばポリシリコンである。トレンチゲート電極１２と半導体基板１０の間にはゲート酸化膜１４が設けられている。
図１は、本発明の実施の形態に係る半導体装置の製造方法で製造された半導体装置の断面図である。この半導体装置はＩＧＢＴチップである。この半導体装置は例えばシリコンを材料とする半導体基板１０を備えている。半導体基板１０にはトレンチゲート電極１２が形成されている。具体的に言えば、半導体基板１０の上面側には、半導体基板１０にストライプ状に彫られた溝を埋めるトレンチゲート電極１２が設けられている。トレンチゲート電極１２の材料は例えばポリシリコンである。トレンチゲート電極１２と半導体基板１０の間にはゲート酸化膜１４が設けられている。
半導体基板１０の上面側には不純物層２０、２２、２４が形成されている。不純物層２０はｐ型層であり、不純物層２２はｎ型層であり、不純物層２４はｐ型層である。不純物層２０、２２、２４は複数のトレンチゲート電極１２の間に設けられている。
トレンチゲート電極１２の頭頂部は絶縁膜３０で覆われている。絶縁膜３０は、トレンチゲート電極１２の上及び不純物層２２、２４の上にある。絶縁膜３０の材料は例えばシリコン酸化膜である。絶縁膜３０は平面視でストライプ状の開口を有している。絶縁膜３０はバリアメタル３２で覆われている。バリアメタル３２は、絶縁膜３０の開口底面に露出した不純物層２４に接している。バリアメタル３２の材料は例えばＴｉ又はＴｉＮである。
このバリアメタル３２の上にはプラグ金属３４が形成されている。プラグ金属３４はバリアメタル３２を介して絶縁膜３０を覆う。プラグ金属３４は、絶縁膜３０の開口を埋める埋め込み金属３４Ａと、埋め込み金属３４Ａとつながり、絶縁膜３０の上に位置する保護金属３４Ｂと、を有する。保護金属３４Ｂの膜厚は５０〜１０００ｎｍとすることが好ましい。プラグ金属３４は、Ｗ、Ｔｉ又はＴｉＮの少なくとも１つを含む。Ｗ、Ｔｉ又はＴｉＮのいずれか１つでプラグ金属３４を形成してもよいし、これらの材料から選択した２つ以上の材料を積層させた積層構造でプラグ金属３４を形成してもよい。
プラグ金属３４の上には引出電極３６が形成されている。引出電極３６の材料は例えばＡｌＳｉ、Ａｌ、ＡｌＣｕ、又はＡｌＳｉＣｕである。不純物層２２、２４はバリアメタル３２とプラグ金属３４を介して，引出電極３６と電気的に接続されている。引出電極３６の上にはめっき層３８が形成されている。めっき層３８は、接合電極３９と酸化防止膜４０を備えている。接合電極３９の材料は例えばＮｉＰである。酸化防止膜４０の材料は例えばＡｕ又はＰｄである。めっき層３８には例えばリードフレームがはんだ付けされる。
半導体基板１０の下面側にはｎ型のバッファ層５０とｐ型のコレクタ層５２が形成されている。そして、コレクタ層５２の下面には接合電極５４が形成されている。接合電極５４の下面には酸化防止膜５６が形成されている。接合電極５４と酸化防止膜５６は、半導体基板の下面の下面電極として機能する。そしてこの下面電極はヒートシンクなどの外部構成にはんだ付けされる。
図２は、引出電極３６とバリアメタル３２の欠陥を示す図である。引出電極３６とバリアメタル３２には一定の確率で欠陥が生じる。引出電極３６の欠陥とは、引出電極３６の一部に生じた未形成部分３６Ａである。バリアメタル３２の欠陥とはバリアメタル３２の微小孔３２Ａのことである。未形成部分３６Ａには接合電極３９が形成され、微小孔３２Ａはプラグ金属３４によって埋め込まれている。
図３は、本発明の実施の形態に係る半導体装置の平面図である。前述のとおりこの半導体装置はＩＧＢＴチップである。半導体装置の中央にはセル領域６０がある。セル領域６０にはストライプ状にトレンチゲート電極１２が形成される。半導体装置の上面にはゲート電極パッド６２が設けられている。ゲート電極パッド６２には、縦方向に伸びるゲート配線６４とセル領域６０を囲むゲート配線６４が接続されている。
ゲート配線６４に、ストライプ状のトレンチゲート電極１２が接続される。トレンチゲート電極１２は図３の横方向に伸びる。したがって、ゲート電極パッド６２は、ゲート配線６４を介してトレンチゲート電極１２に電気的に接続されている。セル領域６０は周辺耐圧部６６に囲まれている。周辺耐圧部６６は、チップの縁及び裏面側と、セル領域６０、ゲート電極パッド６２及びゲート配線６４を電気的に絶縁する機能を有している。
図４は、図３の破線Ａで囲まれた部分の拡大図である。図４の破線Ｄに沿った断面図が、先ほど説明した図１である。図４は、図１のＢ−Ｂ破線における断面図である。ゲート酸化膜１４があるので、トレンチゲート電極１２はセル領域６０のその他の部分と電気的に絶縁されている。ストライプ状の複数のトレンチゲート電極１２が平行に設けられている。図５は、図３の破線Ａで囲まれた部分の拡大図であり、図１のＣ―Ｃ破線における断面を表す図である。絶縁膜３０は、前述のトレンチゲート電極１２の上に、ストライプ状に複数設けられる。
上述した半導体装置の製造方法を説明する。まず、半導体基板１０の上面側に不純物層２０、２２、２４、トレンチゲート電極１２、ゲート酸化膜１４を形成する。次いで、半導体基板１０の上面に開口を有する絶縁膜３０を形成する。図６は、不純物層２０、２２、２４、トレンチゲート電極１２、ゲート酸化膜１４及び絶縁膜３０を形成したことを示す図である。不純物層２０、２２、２４は不純物をイオン注入し、それを熱処理することで形成する。絶縁膜３０は、トレンチゲート電極１２の上部にあり、半導体基板１０の上方に突出する。
次いで、バリアメタル３２を形成する。バリアメタル３２は例えばスパッタ法で形成する。次いで、プラグ金属３４を形成する。図７は、プラグ金属３４を形成したことを示す図である。プラグ金属３４は、絶縁膜３０の開口を埋める埋め込み金属３４Ａと、埋め込み金属３４Ａとつながり、絶縁膜３０の上に位置する保護金属３４Ｂとを有することで、絶縁膜３０を覆う。プラグ金属３４はＣＶＤ法で形成する。ＣＶＤ法でプラグ金属３４を形成することで、バリアメタル３２に一定確率で生じる微小孔をプラグ金属３４で埋め込むことができる。
次いで、プラグ金属３４の上にフォトレジスト形成し、これをフォトリソグラフィー法によってパターンニングする。図８には、フォトレジスト７０が示されている。パターニングされたフォトレジスト７０をマスクとして、周辺耐圧部６６に形成されたプラグ金属をエッチングする。セル領域６０のプラグ金属３４はフォトレジスト７０があるのでエッチングされない。
次いで、フォトレジスト７０を除去し、プラグ金属３４の上に引出電極３６を形成する。引出電極３６はスパッタリング法又はＰＶＤ法により形成する。図９は、引出電極３６を形成したことを示す図である。引出電極３６はプラグ金属３４の上に形成されバリアメタル３２とは直接接しない。
絶縁膜３０の開口を埋め込んでいるプラグ金属３４の表面は概ね平坦であるので、引出電極３６とプラグ金属３４は確実に接触し、コンタクト抵抗を安定させることができる。スパッタリング法又はＰＶＤ法で引出電極３６を形成すると、一定の確率で欠陥が生じる。図１０には、引出電極３６を形成すべきであるにもかかわらず形成されなかった未形成部分３６Ａが示されている。
次いで、引出電極３６の上に、めっき法により接合電極３９と酸化防止膜４０を形成する。次いで、半導体基板１０の下面を研削して、バッファ層５０とコレクタ層５２を形成する。次いで、スパッタ法で、接合電極５４と酸化防止膜５６を形成する。こうして、図１、２に示す半導体装置が完成する。
ここで、本発明の理解を容易にするために比較例について説明する。図１１は比較例に係る半導体装置の製造方法によって形成された半導体装置の断面図である。プラグ金属８０は、絶縁膜３０の間にだけ形成されており、絶縁膜３０の上には形成されていない。したがって、バリアメタル３２と引出電極３６が直接接触する部分がある。
プラグ金属８０をウエハ全面に積層した後、絶縁膜３０の間にだけプラグ金属８０が残るようにエッチングする。このエッチングにより、プラグ金属８０がえぐれることがある。そのため、絶縁膜３０と別の絶縁膜３０の間において、プラグ金属８０と引出電極３６のコンタクト抵抗が不安定になる。
比較例の場合、引出電極３６の未形成部分に露出したバリアメタル３２にめっき処理が施される。図１２は、引出電極３６の未形成部分３６Ａにめっき層３８を形成したことを示す図である。引出電極３６の未形成部分３６Ａとバリアメタル３２の微小孔３２Ａがある部分にめっき層３８を形成するために、ウエハを複数の薬液に浸漬すると、めっき薬液が未形成部分３６Ａ及び微小孔３２Ａを通ってトレンチゲート電極１２又はゲート酸化膜１４を腐食してしまう。図１２には腐食部分９０が示されている。腐食部分９０があると、ゲート電極パッド６２と、セル領域６０のその他の部分との電気的な絶縁性が保持できず、正常な動作ができない不良チップが発生してしまう。その他の部分というのは例えばエミッタである。
本発明の実施の形態に係る半導体装置の製造方法では、図１０に示すように、微小孔３２Ａはプラグ金属３４で埋められ、未形成部分３６Ａにはプラグ金属３４が露出しているので、めっき処理の薬液がプラグ金属３４の下の構造にしみこまない。よって、トレンチゲート電極１２又はゲート酸化膜１４の腐食を防止できる。また、ＣＶＤ法でプラグ金属３４を形成するので、バリアメタル３２に欠陥又は異物が存在しても、それらの表面とその下地をプラグ金属３４で隙間なく被覆できる。プラグ金属３４の一部である保護金属３４Ｂの膜厚を５０〜１０００ｎｍと厚くしたので、プラグ金属３４の下地に欠陥又は異物が存在しても、それらの表面とその下地を、プラグ金属３４で被覆できる。なお、めっき処理の薬液に溶解しないように、プラグ金属３４の材料はＷ、Ｔｉ又はＴｉＮの少なくとも１つを含むことが好ましい。
半導体基板１０の下面における接合電極５４と酸化防止膜５６をスパッタ法で形成し、半導体基板１０の上面における接合電極３９と酸化防止膜４０をめっき法で形成すると、半導体基板１０の下面側の膜応力が強くなり、半導体基板１０が上に凸に反る。半導体基板１０が上に凸に反ると、ウエハを裏面からハンドリングしにくくなり、加工歩留が低下する。そのようなウエハをダイシングしてチップ小片に切り分けても半導体基板１０は上に凸に沿ったままである。上に凸に沿ったチップの下面側をヒートシンク等の外部部品にはんだ付けすると、気泡がチップ中央部に蓄積され、はんだボイド不良が増加することによる組立歩留の低下が起こる。
しかしながら、本発明の実施の形態に係る半導体装置は、絶縁膜３０の開口を埋めつつ絶縁膜３０の上に達する厚いプラグ金属３４を形成したことに加え、プラグ金属３４はＷ、Ｔｉ又はＴｉＮの少なくとも１つを含むので、プラグ金属３４の応力が大きい。そのため、半導体基板１０の下面側の接合電極５４と酸化防止膜５６を厚く形成したとしても、プラグ金属３４は半導体基板１０を下に凸に反らせる。したがって、ウエハ裏面をハンドリングしやすくなり、例えばウエハ裏面を障害なく搬送治具に真空吸着させることができる。また、ウエハをダイシングしてチップ小片に切り分けた後にも半導体基板は下に凸に反ったままであるので、チップの下面をはんだ付けした際に発生する気泡はチップ中央部から外側に排気され、はんだボイド不良が低減する。よって、組立歩留を改善することができる。
本発明の実施の形態に係るセル領域６０におけるプラグ金属３４は、プロセス中でドライエッチングされる事がないので、プラグ金属３４にドライエッチングに起因する「えぐれ」は発生しない。このため、プラグ金属３４の上に積層される引出電極３６の埋め込み性が改善し、コンタクト抵抗を安定させることができる。
本発明の実施の形態に係る半導体装置の製造方法はその特徴を失わない範囲で様々な変形が可能である。例えば、半導体基板１０は、珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体によって形成してもよい。ワイドバンドギャップ半導体としては、例えば炭化珪素、窒化ガリウム系材料又はダイヤモンドがある。ワイドバンドギャップ半導体を用いた半導体装置は、耐電圧が高く、許容電流密度も高いので、本発明のプラグ金属３４によりトレンチゲート電極１２等の腐食を抑制することが特に重要である。
電力半導体装置はＩＧＢＴチップであるとしたが、本発明の技術は、プラグ金属の上に引出電極とめっき膜を形成するプロセスを有するものに広く利用できる。よって半導体装置はＩＧＢＴチップに限定されず、ＭＯＳＦＥＴなどでもよい。
また、バリアメタル３２を省略して不純物層２４及び絶縁膜３０に直接プラグ金属３４を形成してもよい。
１０ 半導体基板、 １２ トレンチゲート電極、 １４ ゲート酸化膜、 ２０,２２,２４ 不純物層、 ３０ 絶縁膜、 ３２ バリアメタル、 ３２Ａ 微小孔、 ３４ プラグ金属、 ３４Ａ 埋め込み金属、 ３４Ｂ 保護金属、 ３６ 引出電極、 ３８ めっき層、 ３９ 接合電極、 ４０ 酸化防止膜
Claims (4)
- 半導体基板の上面側に不純物層を形成する工程と、
前記半導体基板の上面に開口を有する絶縁膜を形成する工程と、
前記絶縁膜の開口を埋める埋め込み金属と、前記埋め込み金属とつながり、前記絶縁膜の上に位置する保護金属と、を有することで前記絶縁膜を覆うプラグ金属をＣＶＤ法で形成する工程と、
前記プラグ金属の上に、スパッタリング法又はＰＶＤ法により引出電極を形成する工程と、
前記引出電極の上に、めっき法により接合電極を形成する工程と、を備え、
前記プラグ金属は、前記半導体基板を下に凸に反らせる厚みを有することを特徴とする半導体装置の製造方法。 - 前記半導体基板の下面にスパッタ法で下面電極を形成する工程と、
前記下面電極を外部構成にはんだ付けすることを特徴とする請求項１に記載の半導体装置の製造方法。 - 前記半導体基板はワイドバンドギャップ半導体によって形成されたことを特徴とする請求項１又は２に記載の半導体装置の製造方法。
- 前記ワイドバンドギャップ半導体は、炭化珪素、窒化ガリウム系材料又はダイヤモンドであることを特徴とする請求項３に記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2016024804A JP6736902B2 (ja) | 2016-02-12 | 2016-02-12 | 半導体装置の製造方法 |
| DE102017200452.5A DE102017200452B4 (de) | 2016-02-12 | 2017-01-12 | Verfahren zur Fertigung einer Halbleitervorrichtung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2016024804A JP6736902B2 (ja) | 2016-02-12 | 2016-02-12 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2017143214A JP2017143214A (ja) | 2017-08-17 |
| JP6736902B2 true JP6736902B2 (ja) | 2020-08-05 |
Family
ID=59410076
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2016024804A Active JP6736902B2 (ja) | 2016-02-12 | 2016-02-12 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP6736902B2 (ja) |
| DE (1) | DE102017200452B4 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7013735B2 (ja) | 2017-09-05 | 2022-02-01 | 富士電機株式会社 | 炭化珪素半導体装置および炭化珪素半導体装置の製造方法 |
| JP7132198B2 (ja) * | 2019-09-27 | 2022-09-06 | 芝浦メカトロニクス株式会社 | 成膜装置及び埋込処理装置 |
| JP2022167237A (ja) * | 2021-04-22 | 2022-11-04 | 有限会社Mtec | 半導体素子の製造方法及び縦型ｍｏｓｆｅｔ素子 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3179065B2 (ja) * | 1999-02-02 | 2001-06-25 | 宮崎沖電気株式会社 | 半導体素子の製造方法 |
| JP2002158233A (ja) | 2000-11-17 | 2002-05-31 | Sanyo Electric Co Ltd | 絶縁ゲート型半導体装置の製造方法 |
| JP4906184B2 (ja) * | 2000-11-17 | 2012-03-28 | オンセミコンダクター・トレーディング・リミテッド | 絶縁ゲート型半導体装置の製造方法 |
| JP5487601B2 (ja) * | 2008-11-27 | 2014-05-07 | 富士電機株式会社 | 半導体装置およびその製造方法 |
| JP5707709B2 (ja) | 2009-03-23 | 2015-04-30 | 富士電機株式会社 | 半導体装置の製造方法 |
| JP2011171551A (ja) * | 2010-02-19 | 2011-09-01 | Toyota Motor Corp | 半導体装置の製造方法 |
| CN102201409A (zh) * | 2010-03-24 | 2011-09-28 | 万国半导体(开曼)股份有限公司 | 具有钨间隔层的功率mosfet器件及其制造方法 |
| JP5605095B2 (ja) * | 2010-08-31 | 2014-10-15 | 三菱電機株式会社 | 半導体装置 |
| JP5893471B2 (ja) * | 2012-03-30 | 2016-03-23 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| CN105009295B (zh) | 2013-03-29 | 2017-10-10 | 富士电机株式会社 | 半导体装置及半导体装置的制造方法 |
| DE102013222816A1 (de) | 2013-11-11 | 2015-05-13 | Robert Bosch Gmbh | Verbindungsanordnung mit einem Halbleiterbaustein und einem ultraschallverschweißten Draht |
-
2016
- 2016-02-12 JP JP2016024804A patent/JP6736902B2/ja active Active
-
2017
- 2017-01-12 DE DE102017200452.5A patent/DE102017200452B4/de active Active
Also Published As
| Publication number | Publication date |
|---|---|
| DE102017200452B4 (de) | 2022-05-05 |
| JP2017143214A (ja) | 2017-08-17 |
| DE102017200452A1 (de) | 2017-08-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11869961B2 (en) | Semiconductor device and method of manufacturing semiconductor device | |
| US7646079B2 (en) | Semiconductor device, method of manufacturing the same, circuit board, and method of manufacturing the same | |
| US9177893B2 (en) | Semiconductor component with a front side and a back side metallization layer and manufacturing method thereof | |
| TWI467721B (zh) | 晶圓級晶片尺寸封裝 | |
| CN110310927B (zh) | 半导体装置 | |
| JP5648658B2 (ja) | 半導体装置の製造方法 | |
| JP7160797B2 (ja) | 電子部品および半導体装置 | |
| US11837528B2 (en) | Method of manufacturing a semiconductor device having a bond wire or clip bonded to a bonding pad | |
| JP2014192351A (ja) | 半導体装置の製造方法 | |
| US9991212B2 (en) | Semiconductor device | |
| JP2010205814A (ja) | 半導体装置及びその製造方法 | |
| JP6736902B2 (ja) | 半導体装置の製造方法 | |
| US9460995B2 (en) | Semiconductor device and structure therefor | |
| US9698103B2 (en) | Semiconductor device and manufacturing method therefor | |
| JP2019145667A (ja) | 半導体装置および半導体装置の製造方法 | |
| JP6894544B2 (ja) | 半導体装置の製造方法 | |
| JP2007305906A (ja) | ダイオード | |
| JP2022525744A (ja) | 埋設された粒子停止層を含む上側金属被膜構造を有するパワー半導体デバイス | |
| JP2006100481A (ja) | 半導体装置 | |
| CN209822633U (zh) | 测试结构 | |
| JP7402293B2 (ja) | ＳｉＣ半導体装置 | |
| US9293555B2 (en) | Semiconductor device and manufacturing method of same | |
| JP6630410B1 (ja) | ＳｉＣ半導体装置 | |
| JP6681948B2 (ja) | 半導体装置の製造方法および半導体装置の評価方法 | |
| CN112151505A (zh) | 测试结构及其制作方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20180522 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20190220 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20190312 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20190417 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20190910 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20200204 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20200423 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20200507 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20200616 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20200629 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 6736902 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |