CN102201409A - 具有钨间隔层的功率mosfet器件及其制造方法 - Google Patents

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Abstract

本发明涉及一种具有钨间隔层的功率MOSFET器件，包含：设在底部衬底上的外延层；在外延层上设置的体区域；形成于体区域和外延层中的沟槽内的沟槽栅极；形成在体区域的顶部部分，且围绕沟槽栅极的源极区域；形成在沟槽栅极和源极区域顶部表面上的介电层；在介电层中开设的接触孔；形成在介电层的顶部表面和接触孔的侧壁和底部表面上的阻挡层；设置在阻挡层之上，填充接触孔且延伸至介电层的顶部上方的钨间隔层；设置在钨间隔层上的铝金属层。由于在阻挡层上的钨间隔层被保留，当介电层上方使用铜线连接封装时，钨间隔层有足够的强度来抵御铜线打线的冲击力，以保护介电层，有效防止铝金属层的铝泄露所引发的铝穿刺现象，增加了产品的可靠性。

Description

具有钨间隔层的功率MOSFET器件及其制造方法
技术领域
本发明涉及一种功率MOSFET器件及其制造方法，特别涉及一种具有钨间隔层的功率MOSFET器件及其制造方法。
背景技术
请参见图1所示，现有的功率MOSFET(金属氧化物半导体场效应晶体管)器件，通常包含一作为漏极的底部衬底100，在该底部衬底100之上形成的体区域300；若干贯穿该体区域300并延伸到衬底100中的沟槽400，在沟槽400中设置有沟槽栅极，并通过沟槽栅极侧壁和底部设置的栅极绝缘层与衬底100和体区域300绝缘隔离；在体区域300的顶部部分、围绕沟槽400形成的源极区域500；在体区域300、沟槽400和源极区域500顶部表面上淀积形成包含低温氧化物和硼磷硅玻璃的介电层600；通过刻蚀在介电层600中贯穿形成若干接触孔700，在该接触孔700中还填充有铝金属层110，并延伸至介电层600的顶部表面。
为了避免体区域300、源极区域500或是沟槽栅极中的硅扩散至铝金属层110中溶解，从而造成的铝穿刺现象，还在介电层600上方、接触孔700的侧壁和底部表面上设置阻挡层800来避免硅和铝的直接接触。类似的还在接触孔700的底部角落的阻挡层800上添加侧壁状910或U形、方形等塞状920的钨间隔层，来避免在接触孔700的底部角落出现凹坑而引起的铝穿刺现象。
在制造上述功率MOSFET器件时，先在介电层600上刻蚀形成贯穿介电层600的接触孔700，并在介电层600上方、接触孔700的侧壁和底部表面上淀积生成阻挡层800；在接触孔700中的阻挡层800上生成钨间隔层；之后在阻挡层800和钨间隔层上淀积生成铝金属层110，并对其进行光刻，最后刻蚀铝金属层110及阻挡层800形成源极接触铝金属层和栅极接触铝金属层。
然而在制造过程中，会出现刻蚀铝金属层110的处理气体，却与钨间隔层也发生反应的工艺污染情况，而该工艺污染产生的废弃物会残留在设备中，影响下一步的刻蚀工艺。
另外在封装上述功率MOSFET器件时，为了节约成本，目前使用铜线打线(bonding)替代原先使用的金线打线，即将半导体器件的内部电路与封装管脚分别与铜线两端连接。然而放电使铜线一端融化形成的焊球210在与铝金属层110连接时，由于铜线打线冲击力太大，容易发生打线过深而将介电层600中硼磷硅玻璃打裂或打穿，使铝金属层110中的铝泄露并与介电层600、沟槽栅极、或源极区域500中的硅直接接触，发生铝穿刺的现象。因而使用铜线打线过深引起的铝穿刺现象，不但降低了产品的合格率；而且介电层600若仅仅是被打裂，往往在最终测试时也无法发现，经过终端客户长期使用后才出现故障，留下了很大的隐患，影响了产品的可靠性。
发明内容
本发明的目的是提供一种具有钨间隔层的功率MOSFET器件及其制造方法，能够防止工艺污染的情况发生，同时提高半导体器件在使用铜线打线封装时的抗冲击能力，防止铝穿刺现象的发生，增加产品的可靠性。
为了达到上述目的，本发明的技术方案是提供一种具有钨间隔层的功率MOSFET器件，其特征在于，包含：
设置在底部衬底上的外延层；
在上述外延层上设置的体区域；
形成于上述体区域和外延层中的沟槽内的沟槽栅极；
形成在体区域的顶部部分，且围绕沟槽栅极的源极区域；
形成在上述沟槽栅极和源极区域顶部表面上的介电层；
若干在介电层中贯穿开设的接触孔；
形成在上述介电层的顶部表面和上述接触孔的侧壁和底部表面上的阻挡层；
设置在上述阻挡层之上，填充上述接触孔且延伸至上述介电层的顶部上方的钨间隔层；
设置在上述钨间隔层上的铝金属层。上述钨间隔层延伸至上述介电层的顶部上方的部分，在阻挡层上覆盖的厚度是
Figure GSA00000059407600031
上述介电层包含依次淀积在体区域、沟槽栅极和源极区域顶部表面上的低温氧化层和硼磷硅玻璃层。
上述阻挡层是Ti/TiN阻挡层。
上述铝金属层中包含铝铜合金或铝硅铜合金。
一种具有钨间隔层的功率MOSFET器件的制造方法，其特征在于，包含以下步骤：
a.在底部衬底上形成一外延层；
b.在外延层上形成一体区域；
c.在体区域和外延层中形成沟槽栅极；
d.在体区域的顶部部分，且围绕沟槽栅极形成源极区域；
e.在沟槽栅极以及体区域上淀积形成介电层；
f.在介电层中通过刻蚀形成贯穿该介电层的若干接触孔，并在该介电层顶部表面上及接触孔的侧壁和底部表面上淀积生成阻挡层；
g.在阻挡层之上，填充接触孔且延伸至介电层的顶部上方淀积生成钨间隔层；
h.在钨间隔层上淀积生成铝金属层；
i.刻蚀铝金属层；
j.刻蚀钨间隔层及阻挡层形成源极接触铝金属层和栅极接触铝金属层。
上述步骤g中，淀积生成并延伸至上述介电层顶部上方的上述钨间隔层，在阻挡层上淀积的厚度是
上述步骤i具体包含以下步骤：
i1.对铝金属层干刻；
i2.对铝金属层湿刻。
在上述步骤h和步骤i之间，还包含在铝金属层上涂覆光刻胶并对其进行光刻的步骤。
在上述步骤j之后，还包含去除涂覆在铝金属层上的光刻胶的步骤。
在上述步骤h和步骤i之间，还进一步包含以下步骤：
k1.在铝金属层上淀积生成覆盖层；
k2.涂覆光刻胶并光刻上述覆盖层；
k3.刻蚀上述覆盖层。
上述步骤j之后，还包含去除覆盖层的步骤。
上述去除覆盖层的步骤之前，还包含去除有机聚合物的步骤；上述有机聚合物在步骤i1中干刻铝金属层时产生。
上述步骤k1中，在铝金属层上淀积生成的覆盖层是SiO2覆盖层。
在上述步骤k和步骤i之间，还包含去除涂覆在覆盖层上的光刻胶的步骤。
上述步骤k1中，在铝金属层上淀积生成的覆盖层包含依次淀积生成的SiN层和SiO2层。
上述步骤k1中，上述覆盖层的SiN层的厚度为0.2μm～0.5μm；上述覆盖层的SiO2层的厚度为0.2μm～0.5μm。
在上述步骤i1和步骤i2之间，还包含去除涂覆在覆盖层上的光刻胶的步骤。
在上述步骤k和步骤i之间，还包含去除涂覆在覆盖层上的光刻胶的步骤。
上述步骤c还进一步包含以下步骤：
c1.在体区域内通过刻蚀开设若干贯穿该体区域并延伸至外延层中一定深度的沟槽；
c2.沿沟槽的侧壁和底部形成栅极绝缘层；
c3.在沟槽内形成沟槽栅极；上述的栅极绝缘层位于该沟槽栅极和体区域以及外延层之间。
上述步骤h中，在钨间隔层上淀积生成的铝金属层中包含铝铜合金或铝硅铜合金。
上述步骤e中，包含依次淀积低温氧化物层和硼磷硅玻璃层的步骤。
上述步骤f中淀积形成的阻挡层是Ti/TiN阻挡层。
本发明提供的具有钨间隔层的功率MOSFET器件及其制造方法，与现有技术相比，其优点在于：本发明由于在Ti/TiN阻挡层和源极/体区接触铝金属层和栅极接触铝金属层之间设置钨间隔层，当在含硼磷硅玻璃的介电层上方使用铜线连接封装时，钨间隔层有足够的强度来抵御铜线打线的冲击力，以保护介电层，有效防止铝金属层的铝泄露所引发的铝穿刺现象，增加了产品的可靠性；
本发明由于本实施例在制造功率MOSFET器件时不需要增加额外的光刻掩模，能够方便地应用到具有接触沟槽的其他半导体器件上；
本发明在干刻铝金属层时，由于先去除光刻胶，再淀积不会被反应气体腐蚀的SiO2覆盖层作为刻蚀铝金属层的掩模，减少了与光刻胶反应产生附着在侧壁上的有机聚合物对湿刻效果的影响，有效防止了刻蚀产生的废弃物残留在设备中引起的工艺污染的情况发生。
附图说明
图1是现有的功率MOSFET器件的结构剖视图；
图2是本发明提供的具有钨间隔层的功率MOSFET器件的结构剖视图；
图3是在实施例1制造本发明提供的具有钨间隔层的功率MOSFET器件中的工艺步骤流程图；
图4至图8是在实施例1中制造本发明提供的具有钨间隔层的功率MOSFET器件的各步骤示意图；
图9是在实施例2制造本发明提供的具有钨间隔层的功率MOSFET器件中的工艺步骤流程图；
图10至图13是在实施例2中制造本发明提供的具有钨间隔层的功率MOSFET器件的各步骤示意图；
图14是在实施例3制造本发明提供的具有钨间隔层的功率MOSFET器件中的工艺步骤流程图；
图15至图17是在实施例3中制造本发明提供的具有钨间隔层的功率MOSFET器件的各步骤示意图；
图18是在实施例4制造本发明提供的具有钨间隔层的功率MOSFET器件中的工艺步骤流程图；
图19是在实施例3中制造本发明提供的具有钨间隔层的功率MOSFET器件的步骤示意图。
具体实施方式
以下结合附图通过若干实施例说明本发明的多顶实施方式。
实施例1
请参见图2所示，是本发明提供的具有钨间隔层的功率MOSFET器件的结构剖视图，该功率MOSFET器件是N沟道半导体器件，其包含一作为漏极的N+高掺杂底部衬底1，在该N+底部衬底1上生长有一N-外延层2；在该N-外延层2之上形成有P-体区域3。
在该P-体区域3中开设有若干贯穿该P-体区域3并延伸至N-外延层2中一定深度的沟槽4，在所述的沟槽4中填充诸如多晶硅的导电材料以形成沟槽栅极41，并且在该沟槽4中还设置有沿沟槽4侧壁和底部形成的较薄的栅极绝缘层42。该栅极绝缘层42通常为一氧化物层，其用于将沟槽栅极41与N-外延层2以及P-体区域3绝缘隔离。在所述的P-体区域3的顶部部分，围绕每个沟槽4形成有N+源极区域5，该N+源极区域5与沟槽栅极41之间被所述的栅极绝缘层42绝缘隔离。
在所述的P-体区域3、N+源极区域5及沟槽栅极41的顶部表面上还淀积有由低温氧化物62和硼磷硅玻璃61构成的介电层6，该介电层6用于隔绝栅极，避免其与P-体区域3以及N+源极区域5接触。在所述的介电层6，也就是低温氧化物62和硼磷硅玻璃61中贯穿开设若干接触孔7。在所述介电层6的顶部表面上及各个接触孔7和的内表面上(也就是沿各个接触孔7的侧壁和底部表面)淀积有Ti/TiN阻挡层8。
在所述Ti/TiN阻挡层8之上，还设置有钨间隔层9，其填充接触孔7且延伸至所述介电层6的顶部上方。该钨间隔层9延伸至介电层6的顶部上方的部分，在Ti/TiN阻挡层8上方保留有大约
Figure GSA00000059407600061
(埃)的厚度。
在该钨间隔层9上设置有铝金属层10以形成源极/体区接触铝金属层和栅极接触铝金属层。其中，所述的铝金属层10，还可以包含铝铜合金(AlCu)或铝硅铜合金(AlSiCu)等其他元素。
请配合参见图2至图8所示，其中图3是制造上述N沟道的功率MOSFET器件的一种工艺步骤流程图。
首先在N+高掺杂的底部衬底1上生长一N-外延层2；在N-外延层2的顶部部分通过P-离子注入和扩散形成P-体区域3，例如可通过将硼离子以20至100KeV的能量注入到N-外延层2中，注入剂量约为3×1012至1014，以此形成P-体区域3。
在上述P-体区域3的表面上形成一由二氧化硅构成的沟槽掩模，并以非等向性(anisotropically)蚀刻在穿过该沟槽掩模以及P-体区域3后将N-外延层2蚀刻至预设深度，形成若干沟槽4；沿沟槽4的侧壁和底部，通过标准的牺牲氧化层生长和蚀刻工序，形成通常由氧化物构成的栅极绝缘层42；在沟槽4内的剩余空间中以及二氧化硅沟槽掩模上沉积N+掺杂多晶硅以形成沟槽栅极41；再对二氧化硅沟槽掩模上的N+掺杂多晶硅进行回蚀刻，并剥离该沟槽掩模。
在沟槽栅极41以及P-体区域3上依次淀积低温氧化物层62和硼磷硅玻璃层61，其作为介电层6将沟槽栅极41隔离绝缘；在所述的P-体区域3的顶部部分利用源极掩模通过离子注入，围绕沟槽4内的栅极绝缘层42形成N+源极区域5；在所述介电层6的低温氧化物62及硼磷硅玻璃61中通过刻蚀贯穿生成若干接触孔7。在所述介电层6的顶部表面上及接触孔7的侧壁和底部表面上淀积生成Ti/TiN阻挡层8。
之后使用化学气相沉积(CVD)的方法，在Ti/TiN阻挡层8上淀积生成钨间隔层9，该钨间隔层9将接触孔7填充，并延伸至所述介电层6的顶部表面，且与介电层6上方的Ti/TiN阻挡层8间隔有大约
Figure GSA00000059407600071
(埃)的厚度。
在该钨间隔层9上淀积生成包含铝铜合金(AlCu)或铝硅铜合金(AlSiCu)的铝金属层10(至此，所述功率MOSFET器件如图2所示)。
然后，如图4所示，对铝金属层10进行光刻，即在该铝金属层10上涂覆光刻胶11并设置刻有电路图案的镂空掩模20，依次经过曝光和显影，将掩模20上的电路图案转移到铝金属层10上。
再使用如等离子体刻蚀(PE)、反应离子刻蚀(RIE)或感应耦合等离子(ICP)等方法，均通过产生反应气体(氩气或氟系、氯系气体，如四氟化碳CF4等)的等离子体来对铝金属层10进行干刻，以去除裸露的铝金属层10的大部分厚度并保持有较直的侧壁(如图5所示)。再使用化学液剂腐蚀铝金属层10来进行湿刻，以完成对剩余的铝金属层10的刻蚀(如图6所示)。
对刻蚀铝金属层10后显露的钨间隔层9进行干刻，并将Ti/TiN阻挡层8一同干刻(如图7所示)，之后将光刻胶11去除(如图8所示)，形成源极/体区接触铝金属层和栅极接触铝金属层。其余可按标准程序完成整个功率MOSFET器件的制造。
本实施例由于在Ti/TiN阻挡层8和源极/体区接触铝金属层和栅极接触铝金属层之间的钨间隔层9均被保留，当在含硼磷硅玻璃61的介电层6上方使用铜线连接封装时，钨间隔层9有足够的强度来抵御铜线打线的冲击力，以保护介电层6，有效防止铝金属层10的铝泄露所引发的铝穿刺现象，增加了产品的可靠性。
由于本实施例在制造功率MOSFET器件时不需要增加额外的光刻掩模，能够方便地应用到具有接触沟槽的其他半导体器件上。
同样地本实施例不仅如所提供的实施例中涉及的适用于并制造N沟道功率MOSFET器件，其还可适用于并制造P沟道的功率MOSFET器件，这对本领域内的技术人员是显而易见的。由于半导体材料的相反极性(例如P型和N型)区别主要在于使用极性不同的掺杂物，所以只要采用与上述实施例中相反极性的半导体层和掺杂物之后，就可适用于P沟道功率MOSFET器件。
实施例2
请参见图2所示，本实施例中提供的具有钨间隔层的功率MOSFET器件与实施例1中的结构相同，即在N沟道半导体器件中包含一作为漏极的N+底部衬底1，上面依次设有N-外延层2、P-体区域3，并在P-体区域3中开设若干贯穿的沟槽4，填充导电材料以形成沟槽栅极41；在所述的P-体区域3的顶部部分，围绕沟槽4形成有N+源极区域5；沟槽栅极41通过底、侧边的栅极绝缘层42与N-外延层2、P-体区域3、N+源极区域5隔离。在P-体区域3、N+源极区域5和沟槽4上方淀积有含低温氧化物62和硼磷硅玻璃61的介电层6，介电层6中贯穿开设若干接触孔7，并在介电层6的顶部表面和接触孔7内表面淀积有Ti/TiN阻挡层8。在Ti/TiN阻挡层8上淀积生成有钨间隔层9，其将接触孔7填充且延伸至介电层6的顶部表面；在该钨间隔层9上设置有铝金属层10以形成源极/体区接触铝金属层和栅极接触铝金属层。
请配合参见图2、图9至图13所示，其中图9是本实施例中提供的制造上述N沟道的功率MOSFET器件的另一种工艺步骤流程图。
与实施例1中类似，首先在N+高掺杂的底部衬底1上生长一N-外延层2；在N-外延层2的顶部通过P-离子注入和扩散形成P-体区域3。在P-体区域3和N-外延层2中蚀刻形成若干沟槽4；沿沟槽4的侧壁和底部形成栅极绝缘层42；在沟槽4内沉积N+掺杂多晶硅以形成沟槽栅极41。在沟槽栅极41以及P-体区域3上依次淀积含低温氧化物62和硼磷硅玻璃61的介电层6；在P-体区域3的顶部部分，围绕沟槽4内的栅极绝缘层42形成N+源极区域5；在介电层6中刻蚀贯穿生成若干接触孔7。在介电层6的顶部表面上及接触孔7的侧壁和底部表面上淀积生成Ti/TiN阻挡层8。
之后在Ti/TiN阻挡层8上淀积生成钨间隔层9，该钨间隔层9将接触孔7填充且延伸至介电层6的顶部表面，并在Ti/TiN阻挡层8上覆盖有大约
Figure GSA00000059407600091
(埃)的厚度。在该钨间隔层9上淀积生成铝金属层10，此时上述N沟道的功率MOSFET器件如图2所示。
接着，与实施例1中不同，在铝金属层10上淀积形成一SiO2覆盖层121，并在其上方涂覆光刻胶11并设置刻有电路图案的镂空掩模20，依次经过曝光和显影，将掩模20上的电路图案转移到SiO2覆盖层121上，实现对SiO2覆盖层121的光刻(如图10所示)；对SiO2覆盖层121进行蚀刻后，去除剩余的光刻胶11(如图11所示)。
此时将设有电路图案的SiO2覆盖层121作为掩模，对铝金属层10依次进行干刻(如图12所示)和湿刻(如图13所示)。之后对刻蚀铝金属层10后显露的钨间隔层9进行干刻，并将Ti/TiN阻挡层8一同干刻。再将剩余的SiO2覆盖层121刻蚀去除，最终形成源极/体区接触铝金属层和栅极接触铝金属层。其余可按标准程序完成整个功率MOSFET器件的制造。
本实施例中提供的方法只要采用与实施例中相反极性的半导体层和掺杂物之后，同样可适用于P沟道功率MOSFET器件。
本实施例由于在Ti/TiN阻挡层8和源极/体区接触铝金属层和栅极接触铝金属层之间的钨间隔层9均被保留，当在含硼磷硅玻璃61的介电层6上方使用铜线连接封装时，钨间隔层9有足够的强度来抵御铜线打线的冲击力，以保护介电层6，有效防止铝金属层10的铝泄露所引发的铝穿刺现象，增加了产品的可靠性。
由于本实施例在制造功率MOSFET器件时不需要增加额外的光刻掩模，能够方便地应用到具有接触沟槽4的其他半导体器件上。
由于干刻铝金属层10时，反应气体不会与SiO2覆盖层121反应，本实施例还通过先去除光刻胶11，再淀积SiO2覆盖层121作为刻蚀铝金属层10的掩模，减少了与光刻胶11反应产生附着在侧壁上的有机聚合物对湿刻效果的影响，有效防止了刻蚀产生的废弃物残留在设备中引起的工艺污染的情况发生。
实施例3
请参见图2所示，本实施例中提供的具有钨间隔层的功率MOSFET器件与实施例1、实施例2中的结构相同，即在N沟道半导体器件中包含一作为漏极的N+底部衬底1，上面依次设有N-外延层2、P-体区域3，并在P-体区域3中开设若干贯穿的沟槽4，填充导电材料以形成沟槽栅极41；在所述的P-体区域3的顶部部分，围绕沟槽4形成有N+源极区域5；沟槽栅极41通过底、侧边的栅极绝缘层42与N-外延层2、P-体区域3、N+源极区域5隔离。在P-体区域3、N+源极区域5和沟槽4上方淀积有含低温氧化物62和硼磷硅玻璃61的介电层6，介电层6中贯穿开设若干接触孔7，并在介电层6的顶部表面和接触孔7内表面淀积有Ti/TiN阻挡层8。在Ti/TiN阻挡层8上淀积生成有钨间隔层9，其将接触孔7填充且延伸至介电层6的顶部表面；在该钨间隔层9上设置有铝金属层10以形成源极/体区接触铝金属层和栅极接触铝金属层。
请配合参见图2、图14至图17所示，其中图14是本实施例中提供的制造上述N沟道的功率MOSFET器件的另一种工艺步骤流程图。
与实施例1、实施例2中类似，首先在N+高掺杂的底部衬底1上生长一N-外延层2；在N-外延层2的顶部通过P-离子注入和扩散形成P-体区域3。在P-体区域3和N-外延层2中蚀刻形成若干沟槽4；沿沟槽4的侧壁和底部形成栅极绝缘层42；在沟槽4内沉积N+掺杂多晶硅以形成沟槽栅极41。在沟槽栅极41以及P-体区域3上依次淀积含低温氧化物62和硼磷硅玻璃61的介电层6；在P-体区域3的顶部部分，围绕沟槽4内的栅极绝缘层42形成N+源极区域5；在介电层6中刻蚀贯穿生成若干接触孔7。在介电层6的顶部表面上及接触孔7的侧壁和底部表面上淀积生成Ti/TiN阻挡层8。
之后在Ti/TiN阻挡层8上淀积生成钨间隔层9，该钨间隔层9将接触孔7填充且延伸至介电层6的顶部表面，并在Ti/TiN阻挡层8上覆盖有大约
Figure GSA00000059407600111
(埃)的厚度。在该钨间隔层9上淀积生成铝金属层10(如图2所不)。
接着，与上述实施例不同，在铝金属层10上依次淀积0.2～0.5μm的SiN层122和0.2～0.5μm的SiO2层121的覆盖层12，并在该SiN+SiO2覆盖层12上方涂覆光刻胶11并设置刻有电路图案的镂空掩模20，依次经过曝光和显影，将掩模20上的电路图案转移到SiN+SiO2覆盖层12上，完成光刻；对SiN+SiO2覆盖层12的进行蚀刻(如图15所示)，接着对铝金属层10进行干刻(如图16所示)，以去除裸露的铝金属层10的大部分厚度并保持有较直的侧壁。
之后，如图17所示，去除光刻胶11，通过湿刻将剩余的铝金属层10刻蚀完。再对钨间隔层9进行干刻，并将Ti/TiN阻挡层8一同干刻。去除干刻铝金属层10时在侧壁形成的有机聚合物后，将剩余的SiN+SiO2覆盖层12通过干刻去除，最终形成源极/体区接触铝金属层和栅极接触铝金属层。其余可按标准程序完成整个功率MOSFET器件的制造。
本实施例中提供的方法只要采用与实施例中相反极性的半导体层和掺杂物之后，同样可适用于P沟道功率MOSFET器件。
本实施例由于在Ti/TiN阻挡层8和源极/体区接触铝金属层和栅极接触铝金属层之间的钨间隔层9均被保留，当在含硼磷硅玻璃61的介电层6上方使用铜线连接封装时，钨间隔层9有足够的强度来抵御铜线打线的冲击力，以保护介电层6，有效防止铝金属层10的铝泄露所引发的铝穿刺现象，增加了产品的可靠性。
由于本实施例在制造功率MOSFET器件时不需要增加额外的光刻掩模，能够方便地应用到具有接触沟槽4的其他半导体器件上。
实施例4
请参见图2所示，本实施例中提供的具有钨间隔层的功率MOSFET器件与上述各实施例中的结构相同，即在N沟道半导体器件中包含一作为漏极的N+底部衬底1，上面依次设有N-外延层2、P-体区域3，并在P-体区域3中开设若干贯穿的沟槽4，填充导电材料以形成沟槽栅极41；在所述的P-体区域3的顶部部分，围绕沟槽4形成有N+源极区域5；沟槽栅极41通过底、侧边的栅极绝缘层42与N-外延层2、P-体区域3、N+源极区域5隔离。在P-体区域3、N+源极区域5和沟槽4上方淀积有含低温氧化物62和硼磷硅玻璃61的介电层6，介电层6中贯穿开设若干接触孔7，并在介电层6的顶部表面和接触孔7内表面淀积有Ti/TiN阻挡层8。在Ti/TiN阻挡层8上淀积生成有钨间隔层9，其将接触孔7填充且延伸至介电层6的顶部表面；在该钨间隔层9上设置有铝金属层10以形成源极/体区接触铝金属层和栅极接触铝金属层。
请配合参见图2、图15、图17至图19所示，其中图18所示是本实施例中提供的制造上述N沟道的功率MOSFET器件的另一种工艺步骤流程图。
与上述各实施例中类似，首先在N+高掺杂的底部衬底1上生长一N-外延层2；在N-外延层2的顶部通过P-离子注入和扩散形成P-体区域3。在P-体区域3和N-外延层2中蚀刻形成若干沟槽4；沿沟槽4的侧壁和底部形成栅极绝缘层42；在沟槽4内沉积N+掺杂多晶硅以形成沟槽栅极41。在沟槽栅极41以及P-体区域3上依次淀积含低温氧化物62和硼磷硅玻璃61的介电层6；在P-体区域3的顶部部分，围绕沟槽4内的栅极绝缘层42形成N+源极区域5；在介电层6中刻蚀贯穿生成若干接触孔7。在介电层6的顶部表面上及接触孔7的侧壁和底部表面上淀积生成Ti/TiN阻挡层8。
之后在Ti/TiN阻挡层8上淀积生成钨间隔层9，该钨间隔层9将接触孔7填充且延伸至介电层6的顶部表面，并在Ti/TiN阻挡层8上覆盖有大约
Figure GSA00000059407600121
(埃)的厚度。在该钨间隔层9上淀积生成铝金属层10(如图2所示)。
接着，与上述各实施例中不同，在铝金属层10上依次淀积0.2～0.5μm的SiN层122和0.2～0.5μm的SiO2层121的覆盖层12，并在该SiN+SiO2覆盖层12上方涂覆光刻胶11并设置刻有电路图案的镂空掩模20，依次经过曝光和显影，将掩模20上的电路图案转移到SiN+SiO2覆盖层12上，完成光刻；对SiN+SiO2覆盖层12的进行蚀刻(如图15所示)，之后去除光刻胶11。
将刻有电路图案的SiN+SiO2覆盖层12作为掩模对铝金属层10依次进行干刻(如图19所示)、湿刻(如图17所示)；再对钨间隔层9进行干刻，并将Ti/TiN阻挡层8一同干刻。去除干刻铝金属层10时在侧壁形成的有机聚合物后，将剩余的SiN+SiO2覆盖层12通过干刻去除，最终形成源极/体区接触铝金属层和栅极接触铝金属层。其余可按标准程序完成整个功率MOSFET器件的制造。
本实施例中提供的方法只要采用与实施例中相反极性的半导体层和掺杂物之后，同样可适用于P沟道功率MOSFET器件。
本实施例由于在Ti/TiN阻挡层8和源极/体区接触铝金属层和栅极接触铝金属层之间的钨间隔层9均被保留，当在含硼磷硅玻璃61的介电层6上方使用铜线连接封装时，钨间隔层9有足够的强度来抵御铜线打线的冲击力，以保护介电层6，有效防止铝金属层10的铝泄露所引发的铝穿刺现象，增加了产品的可靠性。
由于本实施例在制造功率MOSFET器件时不需要增加额外的光刻掩模，能够方便地应用到具有接触沟槽4的其他半导体器件上。
由于干刻铝金属层10时，反应气体不会与SiN+SiO2覆盖层12反应，本实施例还通过先去除光刻胶11，再淀积SiN+SiO2覆盖层12作为刻蚀铝金属层10的掩模，减少了与光刻胶11反应产生附着在侧壁上的有机聚合物对湿刻效果的影响，有效防止了刻蚀产生的废弃物残留在设备中引起的工艺污染的情况发生。
尽管本发明的内容已经通过上述优选实施例作了详细介绍，但应当认识到上述的描述不应被认为是对本发明的限制。在本领域技术人员阅读了上述内容后，对于本发明的多种修改和替代都将是显而易见的。因此，本发明的保护范围应由所附的权利要求来限定。

Claims (23)

1.一种具有钨间隔层的功率MOSFET器件，其特征在于，包含：
设置在底部衬底(1)上的外延层(2)；
在所述外延层(2)上设置的体区域(3)；
形成于体区域(3)和外延层(2)中的沟槽(4)内的沟槽栅极(41)；
形成在体区域(3)的顶部部分，且围绕沟槽栅极(41)的源极区域(5)；
形成在沟槽栅极(41)和源极区域(5)顶部表面上的介电层(6)；
若干在介电层(6)中贯穿开设的接触孔(7)；
形成在介电层(6)的顶部表面和所述接触孔(7)的侧壁和底部表面上的阻挡层(8)；
设置在阻挡层(8)之上，填充所述接触孔(7)且延伸至所述介电层(6)的顶部上方的钨间隔层(9)；
设置在所述钨间隔层(9)上的铝金属层(10)。
2.如权利要求1所述的具有钨间隔层的功率MOSFET器件，其特征在于，
所述钨间隔层(9)延伸至所述介电层(6)的顶部上方的部分，在阻挡层(8)上覆盖的厚度是
Figure FSA00000059407500011
3.如权利要求1所述的具有钨间隔层的功率MOSFET器件，其特征在于，所述介电层(6)包含依次淀积在体区域(3)、沟槽栅极(41)和源极区域(5)顶部表面上的低温氧化层(62)和硼磷硅玻璃层(61)。
4.如权利要求1所述的具有钨间隔层的功率MOSFET器件，其特征在于，所述阻挡层(8)是Ti/TiN阻挡层。
5.如权利要求1所述的具有钨间隔层的功率MOSFET器件，其特征在于，所述铝金属层(10)中包含铝铜合金或铝硅铜合金。
6.一种具有钨间隔层的功率MOSFET器件的制造方法，其特征在于，包含以下步骤：
a.在底部衬底(1)上形成一外延层(2)；
b.在外延层上(2)形成一体区域(3)；
c.在体区域(3)和外延层(2)中形成沟槽栅极(41)；
d.在体区域(3)的顶部部分，且围绕沟槽栅极(41)形成源极区域(5)；
e.在沟槽栅极(41)以及体区域(3)上淀积形成介电层(6)；
f.在介电层(6)中通过刻蚀形成贯穿该介电层(6)的若干接触孔(7)，并在该介电层(6)顶部表面上及接触孔(7)的侧壁和底部表面上淀积生成阻挡层(8)；
g.在阻挡层(8)之上，填充接触孔(7)且延伸至介电层(6)的顶部上方淀积生成钨间隔层(9)；
h.在钨间隔层(9)上淀积生成铝金属层(10)；
i.刻蚀铝金属层(10)；
j.刻蚀钨间隔层(9)及阻挡层(8)形成源极接触铝金属层和栅极接触铝金属层。
7.如权利要求6所述具有钨间隔层的功率MOSFET器件的制造方法，其特征在于，所述步骤g中，淀积生成并延伸至所述介电层(6)顶部上方的所述钨间隔层(9)，在阻挡层(8)上淀积的厚度是
8.如权利要求6所述具有钨间隔层的功率MOSFET器件的制造方法，其特征在于，所述步骤i具体包含以下步骤：
i1.对铝金属层(10)干刻；
i2.对铝金属层(10)湿刻。
9.如权利要求6所述具有钨间隔层的功率MOSFET器件的制造方法，其特征在于，在所述步骤h和步骤i之间，还包含在铝金属层(10)上涂覆光刻胶(11)并对其进行光刻的步骤。
10.如权利要求9所述具有钨间隔层的功率MOSFET器件的制造方法，其特征在于，在所述步骤j之后，还包含去除涂覆在铝金属层(10)上的光刻胶(11)的步骤。
11.如权利要求8所述具有钨间隔层的功率MOSFET器件的制造方法，其特征在于，在所述步骤h和步骤i之间，还进一步包含以下步骤：
k1.在铝金属层(10)上淀积生成覆盖层(12)；
k2.涂覆光刻胶(11)并光刻所述覆盖层(12)；
k3.刻蚀所述覆盖层(12)。
12.如权利要求11所述具有钨间隔层的功率MOSFET器件的制造方法，其特征在于，所述步骤j之后，还包含去除覆盖层(12)的步骤。
13.如权利要求12所述具有钨间隔层的功率MOSFET器件的制造方法，其特征在于，所述去除覆盖层(12)的步骤之前，还包含去除有机聚合物的步骤；所述有机聚合物在步骤i1中干刻铝金属层(10)时产生。
14.如权利要求11所述具有钨间隔层的功率MOSFET器件的制造方法，其特征在于，所述步骤k1中，在铝金属层(10)上淀积生成的覆盖层(12)是SiO2覆盖层(121)。
15.如权利要求14所述具有钨间隔层的功率MOSFET器件的制造方法，其特征在于，在所述步骤k和步骤i之间，还包含去除涂覆在覆盖层(12)上的光刻胶(11)的步骤。
16.如权利要求11所述具有钨间隔层的功率MOSFET器件的制造方法，其特征在于，所述步骤k1中，在铝金属层(10)上淀积生成的覆盖层(12)包含依次淀积生成的SiN层(122)和SiO2层(121)。
17.如权利要求16所述具有钨间隔层的功率MOSFET器件的制造方法，其特征在于，所述步骤k1中，所述覆盖层(12)的SiN层(122)的厚度为0.2μm～0.5μm；所述覆盖层(12)的SiO2层(121)的厚度为0.2μm～0.5μm。
18.如权利要求16所述具有钨间隔层的功率MOSFET器件的制造方法，其特征在于，在所述步骤i1和步骤i2之间，还包含去除涂覆在覆盖层(12)上的光刻胶(11)的步骤。
19.如权利要求16所述具有钨间隔层的功率MOSFET器件的制造方法，其特征在于，在所述步骤k和步骤i之间，还包含去除涂覆在覆盖层(12)上的光刻胶(11)的步骤。
20.如权利要求6所述具有钨间隔层的功率MOSFET器件的制造方法，其特征在于，所述步骤c还进一步包含以下步骤：
c1.在体区域(3)内通过刻蚀开设若干贯穿该体区域(3)并延伸至外延层(2)中一定深度的沟槽(4)；
c2.沿沟槽(4)的侧壁和底部形成栅极绝缘层(42)；
c3.在沟槽(4)内形成沟槽栅极(41)；所述的栅极绝缘层(42)位于该沟槽栅极(41)和体区域(3)以及外延层(2)之间。
21.如权利要求6所述具有钨间隔层的功率MOSFET器件的制造方法，其特征在于，所述步骤h中，在钨间隔层(9)上淀积生成的铝金属层(10)中包含铝铜合金或铝硅铜合金。
22.如权利要求6所述具有钨间隔层的功率MOSFET器件的制造方法，其特征在于，所述步骤e中，包含依次淀积低温氧化物层(62)和硼磷硅玻璃层(61)的步骤。
23.如权利要求6所述具有钨间隔层的功率MOSFET器件的制造方法，其特征在于，所述步骤f中淀积形成的阻挡层(8)是Ti/TiN阻挡层。
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