KR101116310B1 - 반도체 소자 제조 방법 - Google Patents
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Abstract
본 발명은 잔류하는 층간절연막을 제거하여, 게이트 전극과 다마신 워드라인의 접촉면적을 증가시키는 반도체 소자 제조 방법을 제공하기 위한 것으로, 이를 위해 기판에 복수의 필라패턴을 형성하는 단계, 상기 필라패턴을 감싸는 게이트 전극을 형성하는 단계, 상기 게이트 전극이 형성된 기판의 단차를 따라 캡핑막을 형성하는 단계, 상기 필라패턴 사이에 층간절연막을 매립하는 단계, 상기 층간절연막을 선택적 식각하여 개방영역을 형성하는 단계, 상기 필라패턴의 측벽보다 필라패턴의 상부에서 더 두껍게 증착되는 식각보호막을 형성하는 단계, 상기 층간절연막의 식각에서 발생된 식각잔류물이 제거되도록 상기 식각보호막을 식각하는 단계, 상기 식각보호막을 제거하는 단계, 상기 캡핑막을 식각하여 상기 게이트 전극을 노출시키는 단계 및 상기 개방영역에 도전막을 매립하여 상기 게이트 전극과 접촉하는 워드라인을 형성하는 단계를 포함함으로써, 반도체 소자의 신뢰성 및 안정성을 향상시킨다.
식각보호막, 단차피복성, 캡핑막, 도전막, 워드라인
Description
본 발명은 반도체 소자의 제조 기술에 관한 것으로, 특히 채널이 상/하 방향으로 형성되는 반도체 소자 제조 방법에 관한 것이다.
채널이 상/하 방향, 예컨대 수직(vertical)으로 형성되는 반도체 소자는 다마신 워드라인(damascene word line)을 통해 게이트에 구동전압이 전달되며, 이에 따라 캐패시터의 데이터가 외부로 입/출력된다.
도 1a 및 도 1b는 종래기술에 따라 채널이 상/하 방향으로 형성되는 반도체 소자의 다마신 워드라인의 형성방법을 나타낸 공정단면도이다.
도 1a에 도시된 바와 같이, 필라해드(13)와 필라넥(15)을 포함하는 필라패턴, 필라패턴을 보호하는 게이트 하드마스크막(12)과 측벽보호막(14), 필라패턴을 감싸는 게이트 절연막(17)과 게이트 전극(18)을 형성한 후, 전면에 캡핑막(19)을 형성한다. 그리고, 베리드 비트라인(16)과, 인접하는 베리드 비트라인(16)간을 분리하는 분리막(20)을 형성한다. 이어서, 필라패턴 사이를 매립하는 층간절연막(21) 을 형성한 후, 라인형태의 마스크패턴(22)을 형성한다.
도 1b에 도시된 바와 같이, 마스크패턴(22)을 식각장벽으로 층간절연막(21)을 식각하여 다마신 워드라인이 형성될 개방영역(23)을 형성한다. 이후, 개방영역(23)과 인접하는 캡핑막(19)을 식각하여 게이트 전극(18)을 노출시키고, 개방영역(23)에 도전막을 매립하여 다마신 워드라인을 형성한다.
위와 같은 다마신 워드라인의 형성 방법은 층간절연막(21)의 식각을 라인형태의 마스크패턴(22)을 이용하며, 이에 따라 필라패턴을 덮는 게이트 하드마스크막(12)과 캡핑막(19)에 자기정렬되는 자기정렬 콘택(self aligned contact)식각 공정으로 진행하는바, 게이트 하드마스크막(12)과 캡핑막(19)의 손실을 최소화한 상태에서 층간절연막(21)을 식각한다.
그러나, 층간절연막(21)의 식각에서, 개방영역(23)의 종횡비가 높아서 캡핑막(19)과 인접하는 층간절연막(21)의 식각이 다른 지역의 층간절연막(21)보다 식각이 늦어진다. 때문에 캡핑막(19)의 측벽에 층간절연막(21A)이 잔류하게 된다.
따라서, 잔류하는 층간절연막(21A)이 후속 캡핑막(19)의 식각을 방해하여 게이트 전극(28)이 노출되지 않으며, 이는 게이트 전극(18)과 다마신 워드라인의 접촉면적을 감소시키는 문제점으로 작용한다.
또한, 잔류하는 층간절연막(21A)을 제거하기 위해 식각공정을 추가로 진행할 경우, 게이트 하드마스크막(12)과 캡핑막(19)에 데미지를 인가하여 필라패턴이 노출되는 문제점이 발생된다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 잔류하는 층간절연막을 제거하여, 게이트 전극과 다마신 워드라인의 접촉면적을 증가시키는 반도체 소자 제조 방법을 제공하는데 그 목적이 있다.
상기의 목적을 달성하기 위한 본 발명의 반도체 소자 제조 방법은 기판에 복수의 필라패턴을 형성하는 단계, 상기 필라패턴을 감싸는 게이트 전극을 형성하는 단계, 상기 게이트 전극이 형성된 기판의 단차를 따라 캡핑막을 형성하는 단계, 상기 필라패턴 사이에 층간절연막을 매립하는 단계, 상기 층간절연막을 선택적 식각하여 개방영역을 형성하는 단계, 상기 필라패턴의 측벽보다 필라패턴의 상부에서 더 두껍게 증착되는 식각보호막을 형성하는 단계, 상기 층간절연막의 식각에서 발생된 식각잔류물이 제거되도록 상기 식각보호막을 식각하는 단계, 상기 식각보호막을 제거하는 단계, 상기 캡핑막을 식각하여 상기 게이트 전극을 노출시키는 단계 및 상기 개방영역에 도전막을 매립하여 상기 게이트 전극과 접촉하는 워드라인을 형성하는 단계를 포함한다.
상술한 바와 같은 과제 해결 수단을 바탕으로 하는 본 발명은 잔류하는 층간 절연막을 효과적으로 제거하여, 게이트 전극과 다마신 워드라인의 접촉면적을 증가시킨다.
따라서, 반도체 소자의 신호 전달 효율을 증가시킬 수 있으며, 나아가 반도체 소자의 신뢰성 및 안정성을 향상시킬 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위해 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다.
도 2a 내지 도 2f는 본 발명의 실시예에 따라 채널이 상/하 방향으로 형성되는 반도체 소자의 제조 방법을 나타낸 공정단면도이다.
도 2a에 도시된 바와 같이, 기판(31) 상에 복수의 게이트 하드마스크막패턴(32)을 형성하고, 이를 식각장벽으로 기판(31)을 식각하여 필라해드(33)를 형성한다.
게이트 하드마스크막패턴(32)은 질화막, 특히 실리콘질화막으로 형성한다.
이어서, 게이트 하드마스크막패턴(32)과 필라해드(33)의 측벽에 측벽보호막(34)을 형성한 후, 이를 식각장벽으로 기판(31)을 등방성 식각하여 필라넥(35)을 형성한다.
측벽보호막(34)은 필라해드(33)가 형성된 기판의 단차를 따라 산화막을 증착한 후, 에치백(etch back) 공정을 진행하여 형성한다.
이하, 필라해드(33)와 필라넥(35)을 통칭하여 필라패턴이라 표기한다.
이어서, 기판(31) 전면에 불순물을 도핑시켜 불순물영역을 형성한다. 이때, 필라해드(33)에도 불순물을 도핑시킨다.
이어서, 필라넥(35)을 감싸는 게이트 절연막(36)과 게이트 전극(37)을 형성한다. 여기서, 게이트 전극(37)은 폴리실리콘막 또는 금속막으로 형성한다.
이어서, 게이트 전극(37)이 형성된 기판의 단차를 따라 캡핑막(38)을 형성한다. 캡핑막(38)은 후속 다마신 워드라인을 형성하기 위한 자기정렬 식각공정에서 게이트 하드마스크막(32), 게이트 전극(37) 및 기판(31)을 보호하기 위한 박막으로, 질화막으로 형성한다.
이어서, 기판(31)의 불순물영역을 분리하는 트렌치를 형성하고, 트렌치를 매립하는 분리막(39)을 형성하여 베리드 비트라인(50)을 형성한다. 분리막(39)은 산화막으로 형성한다.
이어서, 필라패턴 사이를 채우는 산화막을 증착한 후, 게이트 하드마스크막(32)의 표면이 노출될 때까지 평탄화 공정을 진행하여 층간절연막(40)을 형성한다. 평탄화 공정은 화학적기계적연마(Chemical Mechanical Polishing) 공정일 수 있다.
이어서, 층간절연막(40)상에 다마신 워드라인이 형성될 영역을 개방하는 라인형의 마스크패턴(41)을 형성한다.
도 2b에 도시된 바와 같이, 마스크패턴(41)을 식각장벽으로 층간절연막(40)을 식각하여 다마신 워드라인이 형성될 개방영역(42)을 형성한다. 이때, 개방영 역(42)의 종횡비가 높음으로 인해 층간절연막(40A)의 일부가 식각잔류물로 잔류하게 된다.
이어서, 마스크패턴(41)을 제거한다.
도 2c에 도시된 바와 같이, 개방영역(42)이 형성된 기판의 단차를 따라 층간절연막(40)과 동일 또는 유사한 식각선택비를 갖는 식각보호막(43)을 형성한다.
식각보호막(43)은 단차피복성(step coverage)이 불량한 산화막으로 형성하며, 이에 따라 필라패턴의 상부영역에 형성된 식각보호막(43)이 하부영역에 형성된 식각보호막(43)보다 두껍다. 더욱이, 필라패턴 상부영역에 형성된 식각보호막(43)의 두께(D1)가, 필라패턴 하부영역에 형성된 식각보호막(43)과 잔류하는 층간절연막(40A)을 합한 두께(D2)보다도 두껍다.
도 2d에 도시된 바와 같이, 잔류하는 층간절연막(40A)이 제거되도록 식각보호막(43)을 식각한다. 이때, 층간절연막(40A)을 제거하는 동안, 게이트 하드마스크막(32)과 캡핑막(38)은 식각보호막(43A)에 의해 보호된다. 즉, 비등방성 식각 공정에서 잔류하는 층간절연막(40A) 및 식각보호막(43)은 두께(D1)가 얇아 모두 식각되어 제거되지만, 필라패턴의 상부영역에 형성된 식각보호막(43)은 두께(D2)가 두꺼워 공정이 완료될 때까지 잔류된다. 이에 의해 게이트 하드마스크막(32)과 캡핑막(38)이 보호된다.
그리고, 식각보호막(43)의 식각은 에치백 또는 습식식각 공정으로 진행할 수 있다. 에치백시 식각가스는 C4F6, C4F8, CF4 및 CHF3으로 이루어진 그룹 중에서 선택된 어느 하나일 수 있다.
도 2e에 도시된 바와 같이, 식각보호막(43A)을 제거한다.
식각보호막(43A)의 제거는 에치백, 건식 세정 및 습식식각 공정으로 이루어진 그룹 중에서 선택된 어느 하나로 진행한다.
이어서, 캡핑막(38)을 제거하여 게이트 전극(37)을 노출시킨다.
캡핑막(38)의 제거는 습식 스트립(wet strip)으로 진행하거나, 분리막(39)과 측벽보호막(34)과의 선택비가 우수한 질화막 에치백 공정으로 진행한다.
도 2f에 도시된 바와 같이, 개방영역(42)에 도전막을 매립하고, 에치백 공정을 진행하여 다마신 워드라인(44)을 형성한다.
다마신 워드라인(44)은 노출된 게이트 전극(37)과 접촉하며, 다마신 워드라인(44)은 게이트 전극(37)과의 최대 접촉 면적을 갖기 위해 게이트 전극(37)을 덮는 형태를 갖는 것이 바람직하다.
이후, 필라해드(33)와 접촉하는 캐패시터를 형성하여 채널이 상/하 방향으로 형성되는 반도체 소자를 제조한다.
전술한 바와 같은 본 발명의 실시예는, 개방영역(42)에 잔류하는 층간절연막(40A)을 제거하기 위해, 단차피복성이 불량한 식각보호막(43)을 기판 전면에 형성한 후, 캡핑막(38)의 측벽이 노출될때까지 식각 공정을 진행한다. 이때, 필라패턴의 하부영역에 형성된 층간절연막(40A) 및 식각보호막(43)은 두께(D1)가 얇아 모두 식각되어 제거되지만, 필라패턴의 상부영역에 형성된 식각보호막(43)은 두께(D2)가 두꺼워 공정이 완료될 때까지 잔류하며, 이에 의해 게이트 하드마스크 막(32)과 캡핑막(38)이 보호된다.
따라서, 안정적으로 게이트 전극(37)을 노출시킬 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1a 및 도 1b는 종래기술에 따라 채널이 상/하 방향으로 형성되는 반도체 소자의 다마신 워드라인의 형성방법을 나타낸 공정단면도.
도 2a 내지 도 2f는 본 발명의 실시예에 따라 채널이 상/하 방향으로 형성되는 반도체 소자의 제조 방법을 나타낸 공정단면도.
* 도면의 주요부분에 대한 부호의 설명 *
31 : 기판 32 : 게이트 하드마스크막패턴
33 : 필라헤드 34 : 측벽보호막
35 : 필라넥 36 : 게이트 절연막
37 : 게이트 전극 38 : 캡핑막
39 : 분리막 40 : 층간절연막
42 : 개방영역 43 : 식각보호막
44 : 다마신 워드라인
Claims (6)
- 기판에 복수의 필라패턴을 형성하는 단계;상기 필라패턴을 감싸는 게이트 전극을 형성하는 단계;상기 게이트 전극이 형성된 기판의 단차를 따라 캡핑막을 형성하는 단계;상기 필라패턴 사이에 층간절연막을 매립하는 단계;상기 층간절연막을 선택적 식각하여 개방영역을 형성하는 단계;상기 필라패턴의 측벽보다 필라패턴의 상부에서 더 두껍게 증착되는 식각보호막을 형성하는 단계;상기 층간절연막의 식각에서 발생된 식각잔류물이 제거되도록 상기 식각보호막을 식각하는 단계;상기 식각보호막을 제거하는 단계;상기 캡핑막을 식각하여 상기 게이트 전극을 노출시키는 단계; 및상기 개방영역에 도전막을 매립하여 상기 게이트 전극과 접촉하는 워드라인을 형성하는 단계를 포함하는 반도체 소자 제조 방법.
- 청구항 2은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서,상기 식각보호막은 상기 층간절연막과 동일 박막으로 형성하는 반도체 소자 제조 방법.
- 청구항 3은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서,상기 식각보호막과 상기 층간절연막은 산화막으로 형성하는 반도체 소자 제조 방법.
- 청구항 4은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서,상기 식각보호막을 식각하는 단계는 에치백 또는 습식식각 공정으로 진행하는 반도체 소자 제조 방법.
- 청구항 5은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서,상기 개방영역을 형성하는 단계는 자기정렬 식각공정으로 진행하는 반도체 소자 제조 방법.
- 청구항 6은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서,상기 캡핑막은 질화막으로 형성하는 반도체 소자 제조 방법.
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| KR100480236B1 (ko) * | 2003-06-30 | 2005-04-07 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
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| KR20050071806A (ko) * | 2004-01-02 | 2005-07-08 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| KR20060000575A (ko) * | 2004-06-29 | 2006-01-06 | 주식회사 하이닉스반도체 | 반도체 소자의 게이트 형성방법 |
-
2008
- 2008-04-04 KR KR1020080031472A patent/KR101116310B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9165934B2 (en) | 2013-08-30 | 2015-10-20 | Samsung Electronics Co., Ltd. | Semiconductor devices including insulating extension patterns between adjacent landing pads and methods of fabricating the same |
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Also Published As
| Publication number | Publication date |
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| KR20090106012A (ko) | 2009-10-08 |
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