KR100808363B1 - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조방법에 관한 것으로, 듀얼 다마신(Dual Damascene) 공정 과정처럼 드레인 트렌치 및 드레인 콘택을 형성한 후, 텅스텐막으로 이루어진 비트라인을 형성함으로써, 드레인 트렌치 영역과 비트라인 영역과의 접촉 면적이 넓어져 드레인 콘택과 비트라인과의 접촉 면적에 의한 저항 문제가 발생하지 않고, 또한, 마스크 패턴을 드레인 콘택까지 오버랩되게 형성함으로써, 드레인 콘택과 비트라인 간의 오버레이(overlay) 마진을 확보할 수 있고, 텅스텐막의 폭과 제3 산화막의 폭을 1:1로 유지함으로써, 저항 증가에 대한 RC 딜레이(delay) 문제가 발생 되지 않는다.
드레인 트렌치, 오버레이 마진
Description
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 제조방법을 설명하기 위해 도시한 단면도이다.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위해 도시한 레이아웃도이다.
도 3a 내지 도 3h는 도 2a 내지 도 2f의 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
300 : 반도체 기판 302 : 제1 질화막
304 : 제1 산화막 306 : 제2 산화막
308 : 드레인 트렌치 310 : 드레인 콘택홀
312 : 드레인 콘택 314 : 제2 질화막
316 : 제3 산화막 318 : 마스크 패턴
320 : 비트라인 트렌치 322 : 텅스텐막
P : 폴리실리콘막 T : 텅스텐막의 폭
S : 제3 산화막의 폭
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 드레인 콘택과 비트라인 간의 오버레이(overlay) 마진을 확보하기 위한 반도체 소자의 제조방법에 관한 것이다.
현재 반도체 소자의 제조 공정 중 드레인 콘택을 형성한 후, 다마신 (damascene) 공정을 이용하여 비트라인을 형성하고 있는 데, 이에 대한 기술을 도 1a 및 도 1b를 통해 구체적으로 설명하면 다음과 같다.
도 1a를 참조하면, 반도체 기판(100) 상부에 질화막(102), 제1 산화막(104), 제2 산화막(106)을 형성한 후, 제2 산화막(106), 제1 산화막(104) 및 질화막(102)을 식각 하여 드레인 콘택홀을 형성한다. 드레인 콘택홀이 매립되도록 전체 구조 상부에 폴리실리콘막을 증착한 후, 연마하여 평탄화시킴으로써, 드레인 콘택(108) 을 형성한다.
도 1b를 참조하면, 상기 결과물 상부에 질화막(110) 및 제3 산화막(112)을 증착한 후, 제3 산화막(112) 및 질화막(110)의 일부를 식각 하여 비트라인 트렌치를 형성한다. 비트라인 트렌치가 매립되도록 전체 구조 상부에 텅스텐막을 증착한 후, 연마하여 평탄화시킴으로써, 비트라인(114)을 형성한다.
그러나, 종래 기술과 같은 방법으로 비트라인을 형성하면, 드레인 콘택홀을 형성한 후, 클리닝 공정을 실시하게 되는데 이때, 제2 산화막의 상부가 손실(도 1b 의 A부분)됨으로써, 폴리실리콘막을 매립하여 드레인 콘택을 형성하면 드레인 콘택 상부가 벌어지는 현상이 발생한다. 또한, 도 1b의 B처럼 드레인 콘택과 비트라인 간의 미스얼라인 (misalign)이 발생 되고, 비트라인 트렌치를 형성한 후, 클리닝 공정에 의해 비트라인 바닥 부분의 제2 산화막이 손실되어 비트라인과 이웃하는 드레인 콘택 간에 브리지(bridge) 불량을 유발시킬 수 있다.
상술한 문제점을 해결하기 위해 안출된 본 발명의 목적은 드레인 콘택과 비트라인 간의 오버레이(overlay) 마진을 확보하여 비트라인과 이웃하는 드레인 콘택 간의 브리지를 방지하기 위한 반도체 소자의 제조방법을 제공하는 데 있다.
본 발명의 실시예에 따른 반도체 소자의 제조방법은, 반도체 기판 상부에 제1 질화막, 제1 산화막 및 제2 산화막을 형성한 후, 상기 제2 산화막 상부의 일부를 식각 하여 드레인 트렌치를 형성하는 단계와, 상기 드레인 트렌치 하부의 상기 제2 산화막, 제1 산화막 및 제1 질화막을 식각하여 드레인 콘택홀을 형성하는 단계와, 상기 드레인 트렌치 및 드레인 콘택홀이 매립되도록 전체 구조 상부에 폴리실리콘막을 형성한 후, 평탄화시킴으로써 드레인 콘택을 형성하는 단계와, 전체 구조 상부에 제2 질화막, 제3 산화막 및 마스크 패턴을 형성하는 단계와, 상기 마스크 패턴을 마스크로 상기 제3 산화막 및 제2 질화막을 식각 하여 비트라인 트렌치를 형 성한 후, 상기 비트라인 트렌치가 매립되도록 텅스텐막을 형성함으로써 비트라인을 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
본 발명의 실시예에 따른 반도체 소자의 제조방법은, 반도체 기판 상부에 제1 절연막을 형성하는 단계와, 상기 제1 절연막의 일부를 제거하여 리세스를 형성하는 단계와, 상기 리세스 하부의 상기 제1 절연막을 상기 반도체 기판이 노출될 때까지 제거하여 콘택홀을 형성하는 단계와, 상기 콘택홀을 도전체로 매립하는 단계와, 상기 콘택홀을 포함한 전체 구조 상부에 제2 절연막을 형성하는 단계와, 상기 제2 절연막의 일부를 상기 도전체가 노출될 때까지 제거하여 트렌치를 형성하되 상기 콘택홀 상부의 상기 제2 절연막은 상기 콘택홀의 폭보다 좁게 제거되고, 나머지 영역의 상기 제2 절연막은 상기 콘택홀의 폭과 유사하도록 제거되는 단계와, 상기 트렌치를 텅스텐막으로 매립하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 2a 내지 도 2f는 본 발명의 실시예를 설명하기 위한 레이아웃도이고, 도 3a 내지 도 3f는 도 2a 내지 도 2f 각각에 대응하는 단면도이다.
도 3a는 도 2a의 선A-A를 절취한 상태의 단면도이다. 도 2a 및 3a를 참조하면, 반도체 기판(300) 상부에 제1 질화막(302), 제1 산화막(304) 및 제2 산화막 (306)을 증착한다. 제2 산화막(306) 상부를 일부 식각 하여 드레인 트렌치(리세스; 308)를 형성한다.
상기에서, 제2 산화막(306)은 2500Å 내지 3500Å의 두께로 형성되고, 드레인 트렌치(리세스; 308)는 제2 산화막(306) 두께의 1/3 내지 2/3의 두께 정도 식각 하여 형성한다.
도 3b는 도 2b의 선A-A를 절취한 상태의 단면도이다. 도 2b 및 도 3b를 참조하면, 도 3a의 공정 이후, 드레인 트렌치(리세스; 308)의 하부의 제2 산화막(306), 제1 산화막(304) 및 제1 질화막(302)의 일부를 식각 하여 드레인 콘택홀(310)을 형성한다.
도 3c는 도 2c의 선A-A를 절취한 상태의 단면도이다. 도 2c 및 도 3c를 참조하면, 도 3b의 공정 이후, 드레인 트렌치(리세스; 308) 및 드레인 콘택홀(310)이 매립되도록 전체 구조 상부에 폴리실리콘막(P)을 형성한 후, 제2 산화막(306) 상부가 노출될 때까지 연마하여 평탄화시킴으로써, 드레인 콘택(312)을 형성한다.
도 3d는 도 2d의 선A-A를 절취한 상태의 단면도이다. 도 2d 및 도 3d를 참조하면, 도 3c의 공정 이후, 드레인 콘택(312)이 형성된 전체 구조 상부에 제2 질화막(314), 제3 산화막(316) 및 마스크 패턴(318)을 형성한다.
상기에서, 마스크 패턴(318)을 드레인 콘택(312)과 오버랩되게 형성함으로써, 드레인 콘택(312)과 후속 공정 단계인 비트라인 간의 미스얼라인에 대한 마진을 확보할 수 있다.
도 3e는 도 2e의 선A-A를 절취한 상태의 단면도이다. 도 2e 및 도 3e를 참조 하면, 도 3d의 공정 이후, 마스크 패턴(318)을 마스크로 제3 산화막(316) 및 제2 질화막(314)을 식각 하여 비트라인 트렌치(320)를 형성함으로써, 폴리실리콘막(P) 상부가 일부 노출된다.
도 3f는 도 2f의 선A-A를 절취한 상태의 단면도이다. 도 2f 및 도 3f를 참조하면, 도 3e의 공정 이후, 비트라인 트렌치(320)가 매립되도록 전체 구조 상부에 텅스텐막을 형성한 후, 제3 산화막(316) 상부가 노출될 때까지 연마하여 평탄화시킴으로써, 비트라인(322)을 형성한다.
상기에서, 비트라인(322)의 폭이 작게 형성됨에 따라 미스얼라인에 대한 마진이 증가하게 된다.
도 3g는 도 2f의 선B-B를 절취한 상태의 단면도이다.
도 3g에 도시된 바와 같이, 비트라인(322)의 폭(T)과 제3 산화막(316)의 폭(S)이 1:1로 유지되어 짐으로써, 저항 증가에 대한 RC 딜레이(delay) 문제가 발생하지 않는다.
도 3h는 도 2f의 선C-C를 절취한 상태의 단면도이다.
도 3h에 도시된 바와 같이, 본 발명에서는 드레인 트렌치(리세스; 308)를 형성함으로써, 기존의 텅스텐막으로 이루어진 비트라인 영역과 드레인 콘택 영역과의 접촉 면적에 비해 본 발명의 텅스텐막으로 이루어진 비트라인(322) 영역과 드레인 트렌치(리세스; 308) 영역의 접촉 면적이 더 넓어졌다. 이로 인해, 드레인 콘택과 비트라인과의 접촉 면적에 의한 저항 문제가 발생하지 않는다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같이 본 발명에 의하면, 듀얼 다마신(Dual Damascene) 공정 과정처럼 드레인 트렌치 및 드레인 콘택을 형성한 후, 텅스텐막으로 이루어진 비트라인을 형성함으로써, 드레인 트렌치 영역과 비트라인 영역과의 접촉 면적이 넓어져 드레인 콘택과 비트라인과의 접촉 면적에 의한 저항 문제가 발생하지 않는다.
또한, 마스크 패턴을 드레인 콘택까지 오버랩되게 형성함으로써, 드레인 콘택과 비트라인 간의 오버레이(overlay) 마진을 확보할 수 있다.
또한, 텅스텐막의 폭과 제3 산화막의 폭을 1:1로 유지함으로써, 저항 증가에 대한 RC 딜레이 문제가 발생 되지 않는다.
Claims (7)
- 반도체 기판 상부에 제1 질화막, 제1 산화막 및 제2 산화막을 형성한 후, 상기 제2 산화막 상부의 일부를 식각 하여 드레인 트렌치를 형성하는 단계;상기 드레인 트렌치 하부의 상기 제2 산화막, 제1 산화막 및 제1 질화막을 식각하여 드레인 콘택홀을 형성하는 단계;상기 드레인 트렌치 및 드레인 콘택홀이 매립되도록 전체 구조 상부에 폴리실리콘막을 형성한 후, 평탄화시킴으로써 드레인 콘택을 형성하는 단계;전체 구조 상부에 제2 질화막, 제3 산화막 및 마스크 패턴을 형성하는 단계; 및상기 마스크 패턴을 마스크로 상기 제3 산화막 및 제2 질화막을 식각 하여 비트라인 트렌치를 형성한 후, 상기 비트라인 트렌치가 매립되도록 텅스텐막을 형성함으로써 비트라인을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
- 제1항에 있어서, 상기 제2 산화막은 2500Å 내지 3500Å의 두께로 형성하는 반도체 소자의 제조방법.
- 제1항에 있어서, 상기 드레인 트렌치는 상기 제2 산화막 두께의 1/3 내지 2/3의 두께 정도 식각 하여 형성하는 반도체 소자의 제조방법.
- 제1항에 있어서, 상기 마스크 패턴은 상기 드레인 콘택과 오버랩되도록 형성하는 반도체 소자의 제조방법.
- 반도체 기판 상부에 제1 절연막을 형성하는 단계;상기 제1 절연막에 리세스를 형성하는 단계;상기 리세스 하부의 상기 제1 절연막을 상기 반도체 기판이 노출될 때까지 제거하여 콘택홀을 형성하는 단계;상기 콘택홀을 도전체로 매립하는 단계;상기 콘택홀을 포함한 전체 구조 상부에 제2 절연막을 형성하는 단계;상기 제2 절연막에 상기 도전체를 노출시키는 트렌치를 형성하되 상기 콘택홀 상부에서 상기 트렌치가 상기 콘택홀의 폭보다 좁게 형성되는 단계; 및상기 트렌치를 텅스텐막으로 매립하는 단계를 포함하는 반도체 소자의 제조방법.
- 제5항에 있어서, 상기 제1 절연막은 제1 질화막, 제1 산화막 및 제2 산화막으로 형성하는 반도체 소자의 제조방법.
- 제5항에 있어서, 상기 제2 절연막은 제2 질화막, 제3 산화막으로 형성하는 반도체 소자의 제조방법.
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2005
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| G170 | Re-publication after modification of scope of protection [patent] | ||
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Payment date: 20110126 Year of fee payment: 4 |
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| LAPS | Lapse due to unpaid annual fee |