KR20080010661A - 반도체 소자의 형성 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 45
- 239000004065 semiconductor Substances 0.000 title claims abstract description 45
- 150000004767 nitrides Chemical class 0.000 claims abstract description 50
- 239000000758 substrate Substances 0.000 claims abstract description 27
- 238000005530 etching Methods 0.000 claims abstract description 26
- 238000002955 isolation Methods 0.000 claims description 37
- 239000002184 metal Substances 0.000 claims description 5
- 238000001312 dry etching Methods 0.000 claims description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 4
- 229920005591 polysilicon Polymers 0.000 claims description 4
- 239000000126 substance Substances 0.000 claims description 4
- 238000000151 deposition Methods 0.000 abstract description 4
- 238000000926 separation method Methods 0.000 abstract 1
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000007792 addition Methods 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
- H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
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- Manufacturing & Machinery (AREA)
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Abstract
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 벌브형 리세스 게이트 형성 공정에 있어서, 활성영역과 소자분리막의 경계면에 라이너 질화막을 추가 증착하여 벌브형 리세스의 목 부분 식각 시 라이너 질화막의 손상으로 발생하는 랜딩 플러그 콘택과 게이트의 브릿지 현상에 의한 비트라인의 페일(Fail)을 방지하여 반도체 소자의 공정 마진 및 신뢰성을 향상시킬 수 있는 기술을 개시한다.
Description
도 1a 및 도 1b는 종래 기술에 따른 벌브형 리세스를 형성한 모습을 도시한 평면도, 단면도 및 단면 사진.
도 2는 본 발명에 따른 리세스 게이트를 형성한 모습을 도시한 평면도.
도 3a 내지 도 3f는 본 발명에 따른 벌브형 리세스를 형성한 모습을 도시한 단면도.
<도면의 주요 부분에 대한 부호 설명>
5, 100 : 반도체 기판 10, 105 : 활성영역
25, 150 : 소자 분리막 30, 110 : 측벽 산화막
35, 130, 135 : 라이너 질화막 120 : 패드 질화막
125 : 소자분리용 트렌치 140 : 산화막 패턴
155 : 벌브형 리세스 160 : 게이트 폴리실리콘층
165 : 게이트 금속층 167 : 게이트 하드마스크층
20, 170 : 게이트 라인
본 발명은 반도체 소자의 형성 방법에 관한 것으로,벌브형 리세스 게이트 형성 공정에 있어서, 활성영역과 소자분리막의 경계면에 라이너 질화막을 추가 증착하여 벌브형 리세스의 목 부분 식각 시 라이너 질화막의 손상으로 발생하는 랜딩 플러그 콘택과 게이트의 브릿지 현상에 의한 비트라인의 페일(Fail)을 방지하여 반도체 소자의 공정 마진 및 신뢰성을 향상시킬 수 있는 기술을 개시한다.
반도체 소자가 고집적화됨에 따라 게이트의 선폭이 좁아지면서 채널 길이의 감소로 반도체 소자의 전기적 특성이 저하되는 문제가 있다. 이를 극복하기 위하여 리세스 게이트를 사용하게 되었다. 리세스 게이트는 게이트 예정 영역의 반도체 기판을 소정 깊이 식각하여 활성영역과 게이트 사이의 접촉면적을 증가시킴으로써 게이트 채널 길이를 증가시킬 수 있는 기술이다.
그러나 반도체 소자의 크기가 점점 작아지면서 리세스 영역과 게이트 간에 오정렬 발생의 위험이 높아지고 있다. 오정렬이 발생할 경우 리세스 게이트 영역에서 누설전류가 발생하는 문제가 있으므로, 리세스 영역과 게이트가 접속되는 영역의 리세스 영역 선폭은 정렬 마진을 고려하여 좁게 형성하고, 리세스 영역의 저부는 유효 면적 확보를 위해 구형으로 형성하는 벌브(Bulb)형 리세스 게이트 형성 방법이 개발되었다.
도 1a 및 도 1b는 종래 기술에 따른 벌브형 리세스 게이트를 형성한 평면도, 단면도 및 종래 기술의 문제점을 도시한 단면 사진이다.
도 1a를 참조하면, 반도체 기판(5) 상에 활성영역(10)을 정의하는 소자분리막(25)이 구비되고, 활성영역(10)과 수직한 방향으로 게이트(50) 모습을 도시한 것 으로, (ⅰ) 은 평면도를 도시한 것이며, (ⅱ)는 상기 (ⅰ)의 X - X'에 따른 절단면을 도시한 단면도를 도시한 것이다.
도 1a를 참조하여 벌브형 리세스 게이트 형성 공정을 설명하면, 활성영역(10)을 정의하는 소자분리용 트렌치(미도시)를 형성하고, 상기 트렌치(미도시) 내부에 측벽 산화막(30)을 형성한 후 상기 트렌치(미도시)를 포함하는 전체 상부에 일정 두께의 라이너 질화막(35)을 형성한다.
다음에, 상기 트렌치(미도시)를 매립하는 소자분리용 산화막을 형성한 후 평탄화 식각하여 소자분리막(25)을 형성한다.
도시되지 않았지만, 상기 소자분리막 형성 후 상기 활성영역의 반도체 기판 및 상기 소자분리막을 식각하여 벌브형 리세스를 형성하되, 벌브형 리세스의 목(Neck) 부분을 먼저 형성한 후 상기 소자분리막을 제외한 상기 활성영역의 반도체 기판을 등방성 식각 공정으로 더 식각하여 벌브(Bulb) 부분을 형성한다.
그리고, 전체 상부에 게이트 폴리실리콘층, 게이트 금속층 및 게이트 하드마스크층을 순차적으로 형성한 후 패터닝하여 게이트 패턴을 형성한다.
여기서, 하나의 활성영역(10)에 2개의 벌브형 리세스 게이트가 구비되고, 활성영역(10) 에지부와 접하는 소자분리막(35) 상에 패싱 게이트(Passing Gate)가 구비된다.
도 1b를 참조하면, 상기 '도 1a'의 방법으로 형성된 벌브형 리세스 게이트의 문제점을 나타낸 사진으로, 패싱 게이트의 목 부분 식각 시 활성영역과 소자분리막 경계면에 구비된 라이너 질화막이 손상되며, 이로 인해 'A'와 같이 랜딩플러그와 게이트 간에 브릿지가 발생하는 것을 알 수 있다.
상술한 종래 기술에 따른 반도체 소자의 형성 방법에서, 활성영역 에지부의 소자분리막 상에 형성되는 패싱 게이트(Passing Gate)의 리세스 형성 시 상기 활성영역과 소자분리막 계면의 라이너 질화막을 손상시키며, 이후 클리닝(Cleaning) 공정에 의해 측벽 산화막이 손상되면서 벌브형 리세스 형성 공정인 CDE(Chemical Dry Etch) 공정에 의해 활성 영역 에지부가 손상되며, 후속 공정인 랜딩 플러그 콘택과 브릿지가 유발되어 소자의 전기적 특성이 저하되는 문제로 인하여 반도체 소자의 형성 공정 마진이 감소하고 소자의 신뢰성이 저하되는 문제가 발생한다.
상기 문제점을 해결하기 위하여, 벌브형 리세스 게이트 형성 공정에 있어서, 활성영역과 소자분리막의 경계면에 라이너 질화막을 추가 증착하여 벌브형 리세스의 목 부분 식각 시 라이너 질화막의 손상으로 발생하는 랜딩 플러그 콘택과 게이트의 브릿지 현상에 의한 비트라인의 페일(Fail)을 방지하여 반도체 소자의 공정 마진 및 신뢰성을 향상시킬 수 있는 반도체 소자의 형성 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 소자의 형성 방법은
반도체 기판 상부에 패드 질화막을 형성한 후 상기 패드 질화막 및 소정 깊이의 상기 반도체 기판을 식각하여 소자분리영역을 정의하는 트렌치를 형성하는 단계와,
상기 트렌치 내에 노출된 반도체 기판에 측벽 산화막을 형성하는 단계와,
상기 트렌치 내부에 제 1 라이너 질화막을 형성하는 단계와,
상기 패드 질화막 상부에 활성영역 에지부 양측이 일부 노출되는 산화막 패턴을 형성하는 단계와,
전체 상부에 제 2 라이너 질화막을 형성하는 단계와,
상기 트렌치를 포함한 전체 상부에 소자분리용 산화막을 형성한 후 상기 반도체 기판이 노출될때까지 평탄화 식각하여 소자분리막을 형성하는 단계와,
활성영역 및 소자분리막을 소정 깊이 식각하여 벌브형 리세스 게이트를 형성하는 단계를 포함하는 것을 특징으로 하고,
상기 제 1 라이너 질화막과 제 2 라이너 질화막은 80 내지 90Å의 두께로 형성하는 것과,
상기 소자분리용 산화막은 HDP 산화막인 것과,
상기 벌브형 리세스 게이트를 형성하는 단계는
반도체 기판을 식각하여 벌브형 리세스의 목 부분을 형성하는 단계와,
활성영역의 목 부분을 더 식각하여 벌브 부분을 형성하여 벌브형 리세스를 형성하는 단계와,
상기 벌브형 리세스를 포함하는 기판 전체 상부에 게이트 폴리실리콘층, 게이트 금속층 및 게이트 하드마스크층의 적층구조를 형성하는 단계와,
상기 적층구조를 식각하여 벌브형 리세스 게이트 패턴을 형성하는 단계를 포함하는 것과,
상기 벌브 부분은 등방성 식각 공정을 수행하여 형성하는 것과,
상기 벌브 부분은 CDE(Chemical Dry Etch)공정으로 형성하는 것을 특징으로 한다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 2를 참조하면, (ⅰ)은 활성영역(105)이 정의된 소자분리막(150)이 구비되며, 활성영역(105)과 수직한 방향으로 벌브형 리세스 게이트(170)가 구비된 모습을 도시한 평면도이며, (ⅱ)는 상기 (ⅰ)의 X - X' 절단면에 따른 단면도로써, 활성영역(105)이 정의된 소자분리막(150)이 구비된 반도체 기판(100)을 도시한 것이다.
여기서, 도 2의 (ⅰ)을 참조하면, 활성영역(105)과 소자분리막(150)의 경계부(B)에 라이너 질화막(137)을 두껍게 형성하여, 후속 공정인 벌브형 리세스 형성 시 라이너 질화막(137)이 손상되는 문제를 방지되도록 한다.
도 3a 내지 도 3f는 본 발명에 따른 벌브형 리세스 게이트 형성 방법을 도시한 평면도 및 단면도이다.
도 3a를 참조하면, 반도체 기판(100) 상부에 패드 질화막(120)을 형성하고, 패드 질화막(120) 및 소정 깊이의 반도체 기판(100)의 소자분리영역을 식각하여 소자분리용 트렌치(125)를 형성한다.
다음에, 트렌치(125) 내부에 노출된 반도체 기판(100) 상에 일정두께의 측벽 산화막(110)을 형성한다.
도 3b를 참조하면, 트렌치(125) 내부에 제 1 라이너 질화막(130)을 형성한 다.
도 3c를 참조하면, 패드 질화막(120) 상부에 산화막 패턴(140)을 형성한다.
이때, 산화막 패턴(140)은 패드 질화막(120)의 선폭보다 작은 선폭으로 형성되며, 후속 공정 시 추가로 라이너 질화막이 증착될 영역인 활성영역(105) 에지부 양측이 일부 노출되도록 형성한다.
다음에, 트렌치(125)를 포함하는 전체 상부에 제 2 라이너 질화막(135)를 형성한다. 여기서, 제 1 라이너 질화막(130)과 제 2 라이너 질화막(135)의 두께는 종래보다 두꺼운 80 내지 90Å이 되도록 한다.
이때, 제 1 및 제 2 라이너 질화막(130, 135)의 두께는 후속 공정인 소자분리용 산화막 형성 시 보이드(Void)가 형성되지 않도록 조절하는 것이 바람직하다.
도 3d를 참조하면, 트렌치(125)가 매립되도록 소자분리용 산화막(미도시)를 형성한 후 반도체 기판(100)이 노출될때까지 평탄화 식각 공정을 수행하여 소자분리막(150)을 형성한다.
이때, 상기 소자분리용 산화막(미도시)은 HDP 산화막으로 형성하고, 'B'와 같이 활성 영역(105)의 에지부 양측은 종래보다 두껍게 라이너 질화막이 형성된 것을 알 수 있다.
도 3e를 참조하면, 반도체 기판(100)의 활성 영역(105) 및 소자분리막(150)을 소정 깊이 식각하여 벌브형 리세스의 목 부분을 형성한다.
이때, 소자분리막(150) 상부에 형성되는 패싱 게이트(Passing Gate)의 목(Neck) 영역 식각 시 활성 영역(105)과 소자분리막(150)의 경계면에 형성된 라이 너 질화막이 손상되는 문제가 발생하였으나, 2차에 걸쳐 제 1 및 제 2 라이너 질화막(130, 135)을 증착하여 라이너 질화막을 두껍게 형성함으로써, 라이너 질화막(137)이 손상되는 문제가 방지된다.
다음에, 반도체 기판(100)의 활성 영역(105)의 목 부분을 CDE(Chemical Dry Etch)의 등방성 식각 공정으로 더 식각하여 벌브 부분이 구비된 벌브형 리세스(155)를 형성한다.
도 3f를 참조하면, 전체 상부에 일정 두께의 게이트 산화막(미도시)를 형성하고, 실리콘층(160), 게이트 금속층 (165) 및 게이트 하드마스크층(167)의 적층구조를 형성한 후 상기 적층구조를 식각하여 벌브형 리세스 게이트(170)를 형성한다.
이때, 활성영역(105) 양측에 종래보다 두꺼운 제 1 및 제 2 라이너 질화막(130, 135)가 형성되어 있으므로, 활성영역(105) 에지부와 게이트 간의 오버레이 공정 마진이 기존 공정에 비해 5 내지 10nm 정도 확보된다.
본 발명에 따른 반도체 소자의 형성 방법은벌브형 리세스 게이트 형성 공정에 있어서, 활성영역과 소자분리막의 경계면에 라이너 질화막을 추가 증착하여 벌브형 리세스의 목 부분 식각 시 라이너 질화막의 손상으로 발생하는 랜딩 플러그 콘택과 게이트의 브릿지 현상이 방지된다.
따라서, 비트라인의 페일(Fail)이 방지되며, 반도체 소자의 공정 마진 및 신뢰성을 향상시킬 수 있는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라 면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (6)
- 반도체 기판 상부에 패드 질화막을 형성한 후 상기 패드 질화막 및 소정 깊이의 상기 반도체 기판을 식각하여 소자분리영역을 정의하는 트렌치를 형성하는 단계;상기 트렌치 내에 노출된 반도체 기판에 측벽 산화막을 형성하는 단계;상기 트렌치 내부에 제 1 라이너 질화막을 형성하는 단계;상기 패드 질화막 상부에 활성영역 에지부 양측이 일부 노출되는 산화막 패턴을 형성하는 단계;전체 상부에 제 2 라이너 질화막을 형성하는 단계;상기 트렌치를 포함한 전체 상부에 소자분리용 산화막을 형성한 후 상기 반도체 기판이 노출될때까지 평탄화 식각하여 소자분리막을 형성하는 단계;활성영역 및 소자분리막을 소정 깊이 식각하여 벌브형 리세스 게이트를 형성하는 단계;을 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1 항에 있어서,상기 제 1 라이너 질화막과 제 2 라이너 질화막은 80 내지 90Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1 항에 있어서,상기 소자분리용 산화막은 HDP 산화막인 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1 항에 있어서,상기 벌브형 리세스 게이트를 형성하는 단계는반도체 기판을 식각하여 벌브형 리세스의 목 부분을 형성하는 단계;활성영역의 목 부분을 더 식각하여 벌브 부분을 형성하여 벌브형 리세스를 형성하는 단계;상기 벌브형 리세스를 포함하는 기판 전체 상부에 게이트 폴리실리콘층, 게이트 금속층 및 게이트 하드마스크층의 적층구조를 형성하는 단계; 및상기 적층구조를 식각하여 벌브형 리세스 게이트 패턴을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 4 항에 있어서,상기 벌브 부분은 등방성 식각 공정을 수행하여 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 4 항에 있어서,상기 벌브 부분은 CDE(Chemical Dry Etch)공정으로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060070955A KR20080010661A (ko) | 2006-07-27 | 2006-07-27 | 반도체 소자의 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060070955A KR20080010661A (ko) | 2006-07-27 | 2006-07-27 | 반도체 소자의 형성 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20080010661A true KR20080010661A (ko) | 2008-01-31 |
Family
ID=39222616
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060070955A KR20080010661A (ko) | 2006-07-27 | 2006-07-27 | 반도체 소자의 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20080010661A (ko) |
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|---|---|---|---|---|
| KR100968151B1 (ko) * | 2008-05-06 | 2010-07-06 | 주식회사 하이닉스반도체 | 핀 구조의 채널을 갖는 반도체 소자 및 그 제조방법 |
| US9287374B2 (en) | 2014-03-26 | 2016-03-15 | SK Hynix Inc. | Semiconductor device and method for forming the same |
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2006
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100968151B1 (ko) * | 2008-05-06 | 2010-07-06 | 주식회사 하이닉스반도체 | 핀 구조의 채널을 갖는 반도체 소자 및 그 제조방법 |
| US7824979B2 (en) | 2008-05-06 | 2010-11-02 | Hynix Semiconductor Inc. | Semiconductor device with channel of FIN structure and method for manufacturing the same |
| US9287374B2 (en) | 2014-03-26 | 2016-03-15 | SK Hynix Inc. | Semiconductor device and method for forming the same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |