KR20100073421A - 반도체 장치 제조방법 - Google Patents

반도체 장치 제조방법 Download PDF

Info

Publication number
KR20100073421A
KR20100073421A KR1020080132089A KR20080132089A KR20100073421A KR 20100073421 A KR20100073421 A KR 20100073421A KR 1020080132089 A KR1020080132089 A KR 1020080132089A KR 20080132089 A KR20080132089 A KR 20080132089A KR 20100073421 A KR20100073421 A KR 20100073421A
Authority
KR
South Korea
Prior art keywords
forming
opening
gate
hard mask
insulating film
Prior art date
Application number
KR1020080132089A
Other languages
English (en)
Inventor
김정수
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020080132089A priority Critical patent/KR20100073421A/ko
Publication of KR20100073421A publication Critical patent/KR20100073421A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 기판과 랜딩플러그 사이의 콘택저항을 감소시킬 수 있는 반도체 장치 제조방법을 제공하기 위한 것으로, 이를 위한 본 발명의 반도체 장치 제조방법은, 기판상에 게이트가 형성될 영역을 오픈하는 제1개구부 및 랜딩플러그가 형성될 영역 사이를 오픈하는 제2개구부를 포함하는 하드마스크패턴을 형성하는 단계; 상기 제1개구부 측벽에 제1절연막을 형성함과 동시에 제2개구부를 매립하는 제2절연막을 형성하는 단계; 상기 하드마스크패턴을 제거하는 단계 및 상기 제1 및 제2절연막 사이에 도전물질을 매립하여 제1게이트전극을 형성함과 동시에 제1플러그를 형성하는 단계를 포함하고 있으며, 상술한 본 발명에 따르면, 제1 및 제2절연막 상에이 도전물질을 매립하여 제1게이트전극과 제1플러그를 동시에 형성함으로써, 기판과 랜딩플러그 사이의 콘택면적을 확보할 수 있으며, 랜딩플러그를 위한 콘택홀 형성공정시 콘택낫오픈이 발생하는 것을 방지할 수 있는 효과가 있다.
랜딩플러그, 콘택, 저항, 콘택낫오픈

Description

반도체 장치 제조방법{METHOD OF FABRICATING SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 제조 기술에 관한 것으로, 특히 랜딩플러그(Landing plug)를 위한 콘택홀 형성공정시 콘택낫오픈(contact not open)이 발생하는 것을 방지할 수 있는 반도체 장치 제조방법에 관한 것이다.
반도체 장치의 집적도가 증가함에 따라 게이트 사이의 간격이 좁아지고 있으며, 이에 따라 콘택 공정 마진이 감소하고 있다. 이러한 콘택 공정 마진을 확보하기 위하여 랜딩 플러그 콘택(Landing Plug Contact, LPC) 구조를 널리 사용하고 있다.
랜딩 플러그 콘택 공정은 비트라인 콘택 및 스토리지노드 콘택이 형성될 게이트 사이의 공간에 미리 도전막을 매립시킴으로써 후속 콘택 공정시 오버레이 마진을 확보하는 기술이다.
도 1은 종래 기술에 따른 반도체 장치를 도시한 단면도이다.
도 1을 참조하여 종래기술에 따른 반도체 장치의 제조방법을 살펴보면, 소자 분리영역(12)과 활성영역(13)을 구비하는 기판(11)상에 게이트절연막(14), 게이트전극(15) 및 게이트하드마스크막(16)을 순차적으로 적층한 후, 게이트마스크를 사용하여 게이트절연막(14), 게이트전극(15) 및 게이트하드마스크막(16)을 한번에 식각하여 게이트(17)를 형성한다.
다음으로, 게이트(17) 양측벽에 게이트스페이서(18)를 형성한 후, 게이트(17) 사이의 활성영역(13)에 소스 및 드레인영역(미도시)을 형성한다.
다음으로, 기판(11) 상에 전체 구조물을 덮는 층간절연막(미도시)을 증착한 후, 콘택마스크를 사용한 사진 및 식각공정을 실시한 다음, 이를 식각장벽으로 층간절연막을 식각하여 콘택홀을 형성한다.
다음으로, 콘택홀에 도전막을 매립하여 랜딩플러그(19)를 형성한다.
그러나, 상술한 종래기술에서 게이트(17)를 형성하기 위한 식각공정시 식각가스에 대한 게이트절연막(14), 게이트전극(15) 및 게이트하드마스크막(16)의 식각선택비가 서로 다르기 때문에 게이트(17)의 탑선폭(top CD, W1)보다 바텀선폭(bottom CD, W2)이 더 큰 즉, 측벽이 양의 기울기를 갖는 게이트(17)가 형성된다(W1 < W2). 또한, 반도체 장치의 집적도가 증가함에 따라 게이트(17)의 선폭은 감소하고 게이트(17)의 높이(height)는 증가하고 있다.
이러한, 게이트(17) 측벽의 기울기 발생 및 게이트(17)의 높이 증가로 인해 랜딩플러그(19)를 위한 콘택홀 형성공정시 콘택홀의 바텀선폭(W3)이 감소하거나, 또는 콘택낫오픈(contact not open, 도면부호 'A' 참조)이 발생하는 문제점이 있다. 콘택홀의 바텀선폭(W3)이 감소할 경우, 기판(11)과 랜딩플러그(19) 사이의 콘 택면적이 감소하여 이들 사이의 콘택저항이 증가하는 문제점이 있다. 그리고, 콘택낫오픈이 발생할 경우, 비트페일(bit fail)이 발생하는 문제점이 있다.
상술한 문제점들은 게이트(17) 양측벽에 게이트스페이서(18)를 형성함으로써 더욱더 심화된다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 랜딩플러그와 기판 사이의 콘택면적을 증가시켜 이들 사이의 콘택저항을 감소시킬 수 있는 반도체 장치 제조방법을 제공하는데 그 목적이 있다.
또한, 본 발명의 다른 목적은 랜딩플러그를 위한 콘택홀 형성공정시 콘택낫오픈이 발생하는 것을 방지할 수 있는 반도체 장치 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위한 일 측면에 따른 본 발명의 반도체 장치 제조방법은, 기판상에 게이트가 형성될 영역을 오픈하는 제1개구부 및 랜딩플러그가 형성될 영역 사이를 오픈하는 제2개구부를 포함하는 하드마스크패턴을 형성하는 단계; 상기 제1개구부 측벽에 제1절연막을 형성함과 동시에 제2개구부를 매립하는 제2절연막을 형성하는 단계; 상기 하드마스크패턴을 제거하는 단계 및 상기 제1 및 제2절연막 사이에 도전물질을 매립하여 제1게이트전극을 형성함과 동시에 제1플러그를 형성하는 단계를 포함한다.
여기서, 상기 제2개구부의 선폭은 상기 제1개구부의 선폭보다 작게 형성할 수 있다. 그리고, 상기 제2개구부의 선폭은 상기 제1절연막의 두께보다는 크고, 상기 제1절연막 두께의 2배보다는 작게 형성할 수 있다.
또한, 상기 하드마스크패턴, 상기 제1 및 제2절연막을 식각장벽으로 상기 기 판을 식각하여 리세스패턴을 형성하는 단계를 더 포함할 수 있다. 이때, 상기 리세스패턴은 사각형, 다각형, 벌브형, 핀형 및 새들핀형으로 이루어진 그룹으로부터 선택된 어느 한 형태로 형성할 수 있다.
또한, 상기 리세스패턴을 형성하기 이전에 상기 제1절연막의 측벽에 보호막을 형성하는 단계 및 상기 리세스패턴을 형성한 이후에 상기 보호막을 제거하는 단계를 더 포함할 수 있다. 이때, 상기 보호막은 포토레지스트를 포함하 수 있다.
상기 제1 및 제2절연막은 질화막을 포함할 수 있다.
또한, 상기 하드마스크패턴을 제거한 이후에, 노출된 상기 기판 표면을 라이트에치(light etch)하는 단계를 더 포함할 수 있다.
또한, 상기 게1게이트전극 상에 제2게이트전극 및 게이트하드마스크막을 형성하는 단계; 상기 제2게이트전극 및 상기 게이트하드마스크막 양측벽에 게이트스페이서막을 형성하는 단계; 상기 기판 전면을 덮는 층간절연막을 형성하는 단계; 상기 층간절연막을 선택적으로 식각하여 상기 제1플러그 상부면을 노출시키는 콘택홀을 형성하는 단계 및 상기 콘택홀을 매립하는 제2플러그를 형성하여 상기 제1 및 제2플러그가 적층된 랜딩플러그를 형성하는 단계를 더 포함할 수 있다. 이때, 상기 게이트하드마스크막의 선폭은 상기 제1개구부 선폭보다 작게 형성할 수 있다.
또한, 상기 하드마스크패턴을 제거하기 이전에, 상기 제1게이트전극이 형성될 영역의 상기 기판 표면에 게이트절연막을 형성하는 단계를 더 포함할 수 있다.
상술한 과제 해결 수단을 바탕으로 하는 본 발명은, 제1 및 제2절연막 사이를 도전물질로 매립하여 제1게이트전극과 제1플러그를 동시에 형성함으로써, 반도체 장치가 요구하는 기판과 랜딩플러그 사이의 콘택면적을 확보할 수 있다. 이를 통해, 기판과 랜딩플러그 사이의 콘택저항을 감소시켜 반도체 장치의 특성을 향상시킬 수 있다.
또한, 본 발명은 제1플러그를 형성함으로써, 랜딩플러그를 위한 콘택홀 형성공정시 식각마진을 향상시켜 콘택낫오픈이 발생하는 것을 방지할 수 있는 효과가 있다.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.
후술한 본 발명은 랜딩플러그(landing plug)와 기판 사이의 콘택면적을 증가시켜 이들 사이의 콘택저항을 감소시킴과 동시에 랜딩플러그를 위한 콘택홀 형성공정시 콘택낫오픈(contact not open)이 발생하는 것을 방지할 수 있는 반도체 장치의 제조방법을 제공한다. 이를 위해 본 발명은 게이트를 형성한 후 랜딩플러그를 형성하지 아니하고, 게이트전극과 랜딩플러그를 동시에 형성함을 그 기술적 원리로 한다.
도 2는 본 발명의 일실시예에 따른 반도체 장치를 도시한 평면도이고, 도 3a 내지 도 3f는 본 발명의 일실시예에 따른 반도체 장치의 제조방법을 도 2에 도시된 X-X'절취선 및 Y-Y'절취선을 따라 도시한 공정단면도이다.
도 3a에 도시된 바와 같이, 소자분리막(32)에 의해 활성영역(33)이 정의된 기판(31)상에 하드마스크막을 형성한다. 이때, 하드마스크막은 산화막(34)과 질화막(35)이 순차적으로 적층된 적층막으로 형성할 수 있다. 산화막(34)은 실리콘산화막(SiO2) 계열로 형성할 수 있고, 질화막(35)은 실리콘질화막(Si3N4)으로 형성할 수 있다.
여기서, 산화막(34)의 높이는 후속 공정을 통해 형성될 제1게이트전극의 높이를 고려하여 조절하는 것이 바람직하다. 예컨대, 산화막(34)은 1000Å ~ 1500Å 범위의 두께를 갖도록 형성할 수 있고, 질화막(35)은 200Å ~ 300Å 범위의 두께를 갖도록 형성할 수 있다.
다음으로, 하드마스크막을 선택적으로 식각하여 게이트가 형성될 영역을 오픈하는 제1개구부(36A) 및 랜딩플러그가 형성될 영역 사이를 오픈하는 제2개구부(36B)를 포함하는 하드마스크패턴(36)을 형성한다(도 2 참조).
여기서, 제2개구부(36B)의 선폭(W2)보다 제1개구부(36A)의 선폭(W1)을 더 크게 형성하는 것이 바람직하다(W1 > W2). 구체적으로, 제1개구부(36A)의 선폭(W1)은 후속 공정을 통해 형성될 게이트 선폭과 동일하거나 또는 더 크게 형성할 수 있다. 그리고, 제2개구부(36B)의 선폭(W1)은 제1개구부(36A) 선폭(W1)보다는 작고, 후속 공정을 통해 형성 게이트전극 양측벽에 형성될 제1절연막(37A)의 두께(T1)보다는 크게 형성할 수 있다. 이때, 제2개구부(36B)의 선폭(W2)은 제1절연막(37A)의 두께(T1)보다는 크고, 제1절연막(37A) 두께(T1)의 2배보다는 작게 형성하는 것이 바람직하다(T1 < W2 < 2×T1).
다음으로, 하드마스크패턴(36)을 포함하는 구조물 전면에 절연막을 형성한 후, 전면식각공정을 실시하여 제1개구부(36A) 측벽에 제1절연막(37A)을 형성함과 동시에 제2개구부(36B)를 매립하는 제2절연막(37B)을 형성한다. 이때, 제1절연막(37A)은 게이트전극과 랜딩플러그 사이를 절연하는 역할을 수행하고, 제2절연막(37B)은 랜딩플러그와 랜딩플러그 사이 즉, 인접한 랜딩플러그 사이를 분리하는 역할을 수행한다.
여기서, 제2개구부(36B)의 선폭(W2)을 제1절연막(37A)의 두께(T1)보다는 크고, 제1절연막(37A)의 두께(T1)의 2배보다는 작게 형성하기 때문에 제1개구부 측벽에 제1절연막(37A)을 형성함과 동시에 제2개구부(36B)를 매립하는 제2절연막(37B)을 형성할 수 있다.
절연막(37) 즉, 제1 및 제2절연막(37A, 37B)은 질화막 예컨대, 실리콘질화막으로 형성할 수 있다.
도 3b에 도시된 바와 같이, 하드마스크패턴(36) 및 절연막(37)을 식각장벽으로 기판(31)을 식각하여 리세스패턴(38)을 형성한다. 이때, 리세스패턴(38)은 사각형, 다각형, 벌브형(bulb type), 핀형(fin type) 및 새들핀형(saddle fin type)으로 이루어진 그룹으로부터 선택된 어느 한 형태로 형성할 수 있다.
한편, 도면에 도시하지는 않았지만, 리세스패턴(38)을 형성하는 과정에서 절연막(37)을 보호하기 위한 목적으로 제1절연막(37A) 측벽 및 제2절연막(37B) 상부면에 보호막을 형성하는 단계를 추가적으로 진행할 수도 있다. 이때, 보호막은 포토레지스트(Photo Resist, PR)를 사용하여 형성할 수 있으며, 리세스패턴(38)을 형성한 이후에는 제거하는 것이 바람직하다.
다음으로, 리세스패턴(38) 표면에 게이트절연막(39)을 형성한다. 즉, 게이트가 형성될 영역의 기판(31) 표면에 게이트절연막(39)을 형성한다. 게이트절연막(39)은 산화막 예컨대, 실리콘산화막(SiO2)으로 형성할 수 있다. 게이트절연막(39)을 위한 실리콘산화막은 열산화법(thermal oxidation)을 사용하여 형성할 수 있다.
다음으로, 게이트절연막(39)을 포함하는 구조물 전면에 제1도전막(40)을 형성한다. 제1도전막(40)은 후속 공정을 통해 게이트전극으로 작용하며, 후속 공정간 게이트절연막(39)이 손상되는 것을 방지하는 역할을 수행한다.
제1도전막(40)은 실리콘막으로 형성할 수 있다. 실리콘막으로는 폴리실리콘막(poly Si) 또는 실리콘게르마늄막(SiGe)을 사용할 수 있다.
도 3c에 도시된 바와 같이, 하드마스크패턴(36)의 산화막(34) 상부면이 노출되는 조건으로 평탄화공정을 실시한다. 이때, 평탄화공정은 화학적기계적연마법(CMP)을 사용하여 실시할 수 있다. 이하, 평탄화공정을 통해 식각된 제1도전막(40)의 도면부호를 '40A'로 변경하여 표기한다.
다음으로, 산화막(34)을 제거하여 게이트가 형성될 영역과 랜딩플러그가 형성될 영역의 기판(31) 상부면을 노출시킨다. 이때, 산화막(34)은 습식식각법 예컨대, 불산(HF)을 포함하는 용액을 사용하여 제거하거나, 또는 건식식각법 예컨대, 불소(F)를 포함하는 가스를 사용하여 제거할 수 있다. 여기서, 불산을 포함하는 용액으로는 BOE(Buffered Oxide Etchant)를 사용할 수 있고, 불소를 포함하는 가스로는 불화탄소가스(CxFy, x,y는 0을 제외한 자연수), 불화메탄가스(CxHyFz, x,y,z은 0을 제외한 자연수)등을 사용할 수 있다.
다음으로, 하드마스크패턴(36)이 제거되면서 노출된 기판(31) 표면을 일부(또는 소정 두께) 식각하는 라이트에치(Light etch)를 실시한다. 이때, 식각되는 기판(31)의 깊이(또는 두께)는 30Å ~ 50Å 범위를 갖도록 조절하는 것이 바람직하다. 여기서, 라이트에치를 실시하는 이유는 후속 공정을 통하여 형성될 랜딩플러그와 접합영역(즉, 소스 및 드레인영역) 사이의 자연산화막 또는 잔류물(residue)을 제거하여 이들 사이의 콘택저항을 감소시키기 위함이다.
도 3d에 도시된 바와 같이, 기판(31) 전면을 덮도록 제2도전막(41)을 증착한 후, 절연막(37)의 상부면을 노출시키는 조건으로 평탄화공정을 실시한다. 이때, 평탄화공정은 화학적기계적연마법을 사용하여 실시할 수 있으며, 제2도전막(41)은 실리콘막 또는 금속성막으로 형성할 수 있다. 이하, 평탄화된 제2도전막(41)의 도면부호를 잔류위치에 따라 '41A', '41B'로 변경하여 표기한다.
상술한 공정과정을 통해, 제1도전막(40A) 및 제2도전막(41A)으로 이루어진 제1게이트전극(42)을 형성함과 동시에 랜딩플러그로 작용하는 제1플러그(41B)를 형성할 수 있다. 이를 통해, 반도체 장치가 요구하는 랜딩플러그와 기판(31) 사이의 콘택면적을 확보할 수 있으며, 이들 사이의 콘택저항을 감소시켜 반도체 장치의 특성을 향상시킬 수 있다.
도 3e에 도시된 바와 같이, 제1게이트전극(42)과 제1플러그(41B)를 포함하는 구조물 전면에 게이트도전막 및 게이트하드마스크막을 순차적으로 형성한다. 이때, 게이트도전막은 실리콘막 또는 금속성막으로 형성할 수 있으며, 게이트의 신호전달 특성을 향상시키기 위해서 금속성막으로 형성하는 것이 바람직하다. 게이트하드마스크막은 산화막, 질화막 및 산화질화막(oxynitride)으로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들이 적층된 적층막으로 형성할 수 있다.
다음으로, 게이트마스크를 사용하여 게이트하드마스크막 및 게이트도전막을 순차적으로 식각하여 제1게이트전극(42) 상에 제2게이트전극(43) 및 게이트하드마스크막(44)을 형성한다. 이때, 게이트하드마스크막(44)의 선폭은 제1개구부(36A)의 선폭(W1)보다 작게 형성하는 것이 바람직하다.
이로써, 리세스패턴(38) 표면에 형성된 게이트절연막(39), 리세스패턴(38)을 매립하고 일부가 기판(31) 위로 돌출된 제1게이트전극(42), 제1게이트전극(42) 상의 제2게이트전극(43) 및 게이트하드마스크막(44)으로 이루어진 게이트를 형성할 수 있다.
다음으로, 제2게이트전극(43) 및 게이트하드마스크막(44) 측벽에 게이트스페이서막(45)을 형성한다. 게이트스페이서막(45)은 절연막(37)과 더불어서 랜딩플러 그와 게이트 사이를 절연하는 역할을 수행하는 것으로, 절연막(37)과 동일한 물질로 형성할 수 있다. 따라서, 게이트스페이서막(45)은 질화막 예컨대, 실리콘질화막으로 형성할 수 있다.
다음으로, 기판(31) 전면에 층간절연막(46)을 형성한 후, 랜딩플러그를 위한 콘택마스크를 식각장벽으로 층간절연막(46)을 식각하여 제1플러그(41B)의 상부면을 노출시키는 콘택홀(47)을 형성한다. 이하, 식각된 층간절연막(46)의 도면부호를 '46A'로 변경하여 표기한다.
여기서, 랜딩플러그를 위한 콘택홀(47) 형성공정시 제2게이트전극(43) 및 게이트하드마스크막(44) 두께만큼의 층간절연막(46A)을 식각하기 때문에 콘택낫오픈이 발생하는 것을 방지할 수 있다. 즉, 콘택홀(47) 형성공정시 제1플러그(41B)의 두께만큼 식각마진이 향상되기 때문에 콘택낫오픈이 발생하는 것을 방지할 수 있다.
도 3f에 도시된 바와 같이, 콘택홀(47)을 매립하고 층간절연막(46A)의 상부면을 덮도록 도전막을 형성한 후, 게이트하드마스크막(44)이 노출되는 조건으로 평탄화공정을 진행하여 제2플러그(48)를 형성한다. 이때, 평탄화공정은 화학적기계적연마법을 사용할 수 있다.
제2플러그(48)는 실리콘막 또는 금속성막으로 형성할 수 있다.
이로써, 제1플러그(41B) 및 제2플러그(48)가 적층된 구조의 랜딩플러그(49)를 형성할 수 있다. 이때, 제1플러그(41B)로 인해 기판(31)과 랜딩플러그(49) 사이의 콘택면적을 확보하여 이들 사이의 콘택저항을 감소시킬 수 있으며, 랜딩플러 그(49)를 위한 콘택홀(47) 형성공정시 식각마진을 향상시켜 콘택낫오픈이 발생하는 것을 방지할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 종래 기술에 따른 반도체 장치를 도시한 단면도.
도 2는 본 발명의 일실시예에 따른 반도체 장치를 도시한 평면도.
도 3a 내지 도 3f는 본 발명의 일실시예에 따른 반도체 장치의 제조방법을 도 2에 도시된 X-X'절취선 및 Y-Y'절취선을 따라 도시한 공정단면도.
*도면 주요 부분에 대한 부호 설명*
31 : 기판 32 : 소자분리막
33 : 활성영역 34 : 산화막
35 : 질화막 36 : 하드마스크패턴
37 : 절연막 37A : 제1절연막
37B : 제2절연막 38 : 리세스패턴
39 : 게이트절연막 40, 40A : 제1도전막
41, 41A : 제2도전막 41B : 제1플러그
42 : 제1게이트전극 43 : 제2게이트전극
44 : 게이트하드마스크막 45 : 게이트스페이서막
46, 46A : 층간절연막 47 : 콘택홀
48 : 제2플러그 49 : 랜딩플러그

Claims (12)

  1. 기판상에 게이트가 형성될 영역을 오픈하는 제1개구부 및 랜딩플러그가 형성될 영역 사이를 오픈하는 제2개구부를 포함하는 하드마스크패턴을 형성하는 단계;
    상기 제1개구부 측벽에 제1절연막을 형성함과 동시에 제2개구부를 매립하는 제2절연막을 형성하는 단계;
    상기 하드마스크패턴을 제거하는 단계; 및
    상기 제1 및 제2절연막 사이에 도전물질을 매립하여 제1게이트전극을 형성함과 동시에 제1플러그를 형성하는 단계
    를 포함하는 반도체 장치 제조방법.
  2. 제1항에 있어서,
    상기 제2개구부의 선폭은 상기 제1개구부의 선폭보다 작게 형성하는 반도체 장치 제조방법.
  3. 제1항에 있어서,
    상기 제2개구부의 선폭은 상기 제1절연막의 두께보다는 크고, 상기 제1절연막 두께의 2배보다는 작게 형성하는 반도체 장치 제조방법.
  4. 제1항에 있어서,
    상기 하드마스크패턴, 상기 제1 및 제2절연막을 식각장벽으로 상기 기판을 식각하여 리세스패턴을 형성하는 단계를 더 포함하는 반도체 장치 제조방법.
  5. 제4항에 있어서,
    상기 리세스패턴은 사각형, 다각형, 벌브형, 핀형 및 새들핀형으로 이루어진 그룹으로부터 선택된 어느 한 형태로 형성하는 반도체 장치 제조방법.
  6. 제4항에 있어서,
    상기 리세스패턴을 형성하기 이전에 상기 제1절연막의 측벽에 보호막을 형성하는 단계; 및
    상기 리세스패턴을 형성한 이후에 상기 보호막을 제거하는 단계
    를 더 포함하는 반도체 장치 제조방법.
  7. 제6항에 있어서,
    상기 보호막은 포토레지스트를 포함하는 반도체 장치 제조방법.
  8. 제1항에 있어서,
    상기 제1 및 제2절연막은 질화막을 포함하는 반도체 장치 제조방법.
  9. 제1항에 있어서,
    상기 하드마스크패턴을 제거한 이후에,
    노출된 상기 기판 표면을 라이트에치(light etch)하는 단계를 더 포함하는 반도체 장치 제조방법.
  10. 제1항에 있어서,
    상기 게1게이트전극 상에 제2게이트전극 및 게이트하드마스크막을 형성하는 단계;
    상기 제2게이트전극 및 상기 게이트하드마스크막 양측벽에 게이트스페이서막을 형성하는 단계;
    상기 기판 전면을 덮는 층간절연막을 형성하는 단계;
    상기 층간절연막을 선택적으로 식각하여 상기 제1플러그 상부면을 노출시키는 콘택홀을 형성하는 단계; 및
    상기 콘택홀을 매립하는 제2플러그를 형성하여 상기 제1 및 제2플러그가 적 층된 랜딩플러그를 형성하는 단계
    를 더 포함하는 반도체 장치 제조방법.
  11. 제10항에 있어서,
    상기 게이트하드마스크막의 선폭은 상기 제1개구부 선폭보다 작게 형성하는 반도체 장치 제조방법.
  12. 제1항에 있어서,
    상기 하드마스크패턴을 제거하기 이전에,
    상기 제1게이트전극이 형성될 영역의 상기 기판 표면에 게이트절연막을 형성하는 단계를 더 포함하는 반도체 장치 제조방법.
KR1020080132089A 2008-12-23 2008-12-23 반도체 장치 제조방법 KR20100073421A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020080132089A KR20100073421A (ko) 2008-12-23 2008-12-23 반도체 장치 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080132089A KR20100073421A (ko) 2008-12-23 2008-12-23 반도체 장치 제조방법

Publications (1)

Publication Number Publication Date
KR20100073421A true KR20100073421A (ko) 2010-07-01

Family

ID=42636389

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080132089A KR20100073421A (ko) 2008-12-23 2008-12-23 반도체 장치 제조방법

Country Status (1)

Country Link
KR (1) KR20100073421A (ko)

Similar Documents

Publication Publication Date Title
TWI249774B (en) Forming method of self-aligned contact for semiconductor device
US7652331B2 (en) Semiconductor device and method for fabricating the same
JP4947931B2 (ja) 半導体装置
US8975173B2 (en) Semiconductor device with buried gate and method for fabricating the same
US9799564B2 (en) Semiconductor structure having contact holes between sidewall spacers and fabrication method there of
US8623727B2 (en) Method for fabricating semiconductor device with buried gate
TWI447814B (zh) 半導體裝置中凹入閘極之製造方法
KR100924007B1 (ko) 반도체 소자의 수직 채널 트랜지스터 형성 방법
US8034714B2 (en) Semiconductor device and method of fabricating the same
TWI435416B (zh) 記憶體的製造方法
KR20130022335A (ko) 다마신비트라인을 구비한 반도체장치 제조 방법
KR20120076913A (ko) 매몰된 게이트를 갖는 반도체 소자의 콘택 플러그 형성방법
KR20110000203A (ko) 리세스 게이트를 구비하는 반도체 장치 제조방법
KR20100073421A (ko) 반도체 장치 제조방법
KR20080010661A (ko) 반도체 소자의 형성 방법
KR101733771B1 (ko) 반도체 장치 및 그 제조방법
KR20120003692A (ko) 매립게이트를 구비한 반도체 장치 제조방법
KR20090077299A (ko) 반도체 소자의 콘택 플러그 형성 방법
KR100832019B1 (ko) 반도체 소자의 스토리지노드 콘택 제조 방법
KR20070046399A (ko) 반도체 소자의 제조 방법
KR101116286B1 (ko) 매립 게이트를 갖는 반도체 장치 제조 방법
KR20120030730A (ko) 매립게이트를 구비한 반도체 장치 및 그 제조방법
KR20230047700A (ko) 반도체 소자
KR20100048762A (ko) 반도체 소자 및 그의 제조방법
KR100744002B1 (ko) 반도체 소자의 제조방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination