KR20130022335A - 다마신비트라인을 구비한 반도체장치 제조 방법 - Google Patents

다마신비트라인을 구비한 반도체장치 제조 방법 Download PDF

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KR20130022335A
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Abstract

본 발명은 비트라인과 스토리지노드콘택플러그간의 기생캐패시턴스를 감소시킬 수 있는 반도체장치 및 그 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체장치 제조 방법은 듀얼스토리지노드콘택플러그를 형성하는 단계; 상기 듀얼스토리지노드콘택플러그를 독립된 스토리지노드콘택플러그로 분리시키는 오픈부를 형성하는 단계; 상기 오픈부의 측벽에 희생스페이서와 스페이서를 순차적으로 형성하는 단계; 상기 희생스페이서를 제거하여 상기 스페이서와 스토리지노드콘택플러그 사이에 에어갭을 형성하는 단계; 및 상기 오픈부 내부에 비트라인을 형성하는 단계를 포함하고, 상술한 본 발명은 비트라인과 스토리지노드콘택플러그 사이에 에어갭을 형성하므로써 에어갭의 낮은 유전율로 인해 기생캐패시턴스를 감소시킬 수 있는 효과가 있고, 또한 비트라인 형성 전에 미리 희생스페이서 제거공정을 진행하므로써 비트라인의 손실없이 미리 에어갭을 형성할 수 있다.

Description

다마신비트라인을 구비한 반도체장치 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE WITH DAMASCENE BITLINE}
본 발명은 반도체장치 제조 방법에 관한 것으로서, 특히 비트라인과 스토리지노드콘택플러그간 기생캐패시턴스를 감소시킬 수 있는 반도체장치 제조 방법에 관한 것이다
DRAM 등의 반도체장치는 소스/드레인 콘택(Source/Drain contact)을 통해 캐패시터(Capacitor) 및 비트라인(Bit line)과의 전기적 동작이 가능하게 된다. 반도체장치가 미세화되면서 작은 영역 내에 스토리지노드콘택플러그(Storage Node Contact plug, SNC)와 비트라인(또는 비트라인콘택)을 형성해야 한다. 이 경우에 스토리지노드콘택플러그(SNC)와 비트라인(BL)이 얇은 스페이서(Spacer)를 두고 인접하게 된다. 스페이서는 통상적으로 실리콘질화막 등의 질화막을 이용한다.
일반적으로 실리콘질화막은 유전율이 높아 비트라인과 스토리지노드콘택플러그간의 기생캐패시턴스(Parasitic capacitance, Cb)를 억제하는데 효과적이지 않다.
따라서, 비트라인과 스토리지노드콘택플러그간의 기생캐패시턴스가 커지게 되어 센싱마진(Sensing margin)을 감소시키는 문제가 발생한다.
본 발명은 비트라인과 스토리지노드콘택플러그간의 기생캐패시턴스를 감소시킬 수 있는 반도체장치 및 그 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체장치 제조 방법은 예비 제1도전패턴을 형성하는 단계; 상기 예비 제1도전패턴을 독립된 제1도전패턴으로 분리시키는 오픈부를 형성하는 단계; 상기 오픈부의 측벽에 희생스페이서와 스페이서를 순차적으로 형성하는 단계; 상기 희생스페이서를 제거하여 상기 스페이서와 제1도전패턴 사이에 에어갭을 형성하는 단계; 및 상기 오픈부 내부에 상기 에어갭 및 스페이서에 의해 상기 제1도전패턴과 절연되는 제2도전패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명의 반도체장치 제조 방법은 듀얼스토리지노드콘택플러그를 형성하는 단계; 상기 듀얼스토리지노드콘택플러그를 독립된 스토리지노드콘택플러그로 분리시키는 오픈부를 형성하는 단계; 상기 오픈부의 측벽에 희생스페이서와 스페이서를 순차적으로 형성하는 단계; 상기 희생스페이서를 제거하여 상기 스페이서와 스토리지노드콘택플러그 사이에 에어갭을 형성하는 단계; 및 상기 오픈부 내부에 비트라인을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명의 반도체장치 제조 방법은 기판 내에 매립게이트를 형성하는 단계; 상기 기판 상에 듀얼스토리지노드콘택플러그를 형성하는 단계; 상기 듀얼스토리지노드콘택플러그를 독립된 스토리지노드콘택플러그로 분리시키는 오픈부를 형성하는 단계; 상기 오픈부의 측벽에 희생스페이서와 스페이서를 순차적으로 형성하는 단계; 상기 희생스페이서를 제거하여 상기 스페이서와 스토리지노드콘택플러그 사이에 에어갭을 형성하는 단계; 및 상기 오픈부 내부에 비트라인을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명의 반도체장치 제조 방법은 듀얼스토리지노드콘택플러그를 형성하는 단계; 상기 듀얼스토리지노드콘택플러그를 식각하여 독립된 스토리지노드콘택플러그로 분리시키는 제1오픈부와 비트라인콘택예정영역을 오픈시키는 제2오픈부를 형성하는 단계; 상기 제1,2오픈부의 측벽에 희생스페이서와 스페이서를 순차적으로 형성하는 단계; 상기 희생스페이서를 제거하여 상기 스페이서와 스토리지노드콘택플러그 사이에 에어갭을 형성하는 단계; 및 상기 제1,2오픈부 내부에 비트라인을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명의 반도체장치 제조 방법은 복수의 활성영역을 정의하는 소자분리막이 형성된 기판을 식각하여 트렌치를 형성하는 단계; 상기 트렌치를 부분 매립하는 매립게이트를 형성하는 형성하는 단계; 어느 한 방향으로 이웃하는 상기 활성영역의 에지부를 동시에 연결하는 듀얼스토리지노드콘택플러그를 형성하는 단계; 상기 듀얼스토리지노드콘택플러그를 식각하여 독립된 스토리지노드콘택플러그로 분리시키는 제1오픈부와 비트라인콘택예정영역을 오픈시키는 제2오픈부를 형성하는 단계; 상기 제1,2오픈부의 측벽에 희생스페이서와 스페이서를 순차적으로 형성하는 단계; 상기 희생스페이서를 제거하여 상기 스페이서와 스토리지노드콘택플러그 사이에 에어갭을 형성하는 단계; 및 상기 제1,2오픈부 내부에 비트라인을 형성하는 단계를 포함하는 것을 특징으로 한다.
상술한 본 발명은 비트라인과 스토리지노드콘택플러그 사이에 에어갭을 형성하므로써 에어갭의 낮은 유전율로 인해 기생캐패시턴스를 감소시킬 수 있는 효과가 있다.
그리고, 본 발명은 비트라인 형성 전에 미리 희생스페이서 제거공정을 진행하므로써 비트라인의 손실없이 미리 에어갭을 형성할 수 있다.
도 1a는 본 발명의 실시예에 따른 반도체장치의 평면도이다.
도 1b는 도 1a의 A-A'선에 따른 단면도이다.
도 2a 내지 도 2j는 본 발명의 실시예에 따른 반도체장치 제조 방법을 도시한 도면이다.
도 3은 본 발명의 다른 실시예에 따른 반도체장치를 도시한 도면이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1a는 본 발명의 실시예에 따른 반도체장치의 평면도이고, 도 1b는 도 1a의 A-A'선에 따른 단면도이다.
도 1a 및 도 1b를 참조하면, 반도체기판(21)에 소자분리막(22)이 형성된다. 소자분리막(22)에 의해 활성영역(23)이 정의된다. 활성영역(23) 상에 제1랜딩플러그(24A)와 제2랜딩플러그(24B)가 형성된다. 제1랜딩플러그(24A) 상에는 스토리지노드콘택플러그(28A, 28B)가 형성된다. 제2랜딩플러그(24B) 상에는 비트라인(35A)이 형성된다. 스토리지노드콘택플러그(28A, 28B)는 비트라인(35A)에 의해 분리된다. 스토리지노드콘택플러그(28A, 28B)는 듀얼스토리지노드콘택플러그를 비트라인(35A)이 분리시키므로써 형성된다. 비트라인(35A)은 층간절연막(25)을 식각하여 다마신패턴을 형성하고, 다마신 패턴 내에 매립되어 형성된다. 따라서, 비트라인(35A)은 다마신 비트라인(Damascene bitline)이라 일컫는다. 다마신패턴에 의해 듀얼스토리지노드콘택플러그를 개별 스토리지노드콘택플러그(28A, 28B)로 분리시킨다. 비트라인(35A) 상에는 비트라인하드마스크막(36)이 형성된다. 비트라인(35A)과 스토리지노드콘택플러그(28A, 28B) 사이에는 에어갭(Air gap, 34) 및 스페이서(32)가 형성된다. 스페이서(32)는 실리콘질화막 등의 질화막을 포함한다. 스토리지노드콘택플러그(28A, 28B)는 폴리실리콘막을 포함한다. 에어갭(34)의 상부를 밀폐시키는 캡핑막(35B)이 형성된다. 스토리지노드콘택플러그(28A, 28B)와 층간절연막(25)의 상부에는 하드마스크막패턴(29)이 형성된다. 도면부호 'BG'는 매립게이트이다.
상술한 실시예에 따르면, 스토리지노드콘택플러그(28A, 28B)와 비트라인(35A) 사이에는 에어갭(34)과 스페이서(32)가 존재한다. 이와 같이, 스토리지노드콘택플러그(28A, 28B)와 비트라인(35A) 사이에 에어갭(34)을 형성하므로써, 스토리지노드콘택플러그(28A, 28B)와 비트라인(35A)간의 기생캐패시턴스를 감소시킨다.
도 2a 내지 도 2j는 본 발명의 실시예에 따른 반도체장치 제조 방법을 도시한 도면이다. 도 2a 내지 도 2j는 도 1a의 A-A'선에 따른 공정 단면도이다
도 2a에 도시된 바와 같이, 반도체기판(21)에 소자분리막(22)을 형성한다. 소자분리막(22)은 잘 알려진 STI(Shallow Trench Isolation) 공정을 이용하여 형성한다. 소자분리막(22)은 고밀도플라즈마산화막(HDP), 스핀온절연막(SOD) 등을 이용한다. 소자분리막(22)에 의해 활성영역(23)이 정의된다. 활성영역(23)은 평면도로 볼 때 사선 방향으로 배열된 섬형태(Island type)일 수 있다. 도시하지 않았지만, 소자분리막(22)을 형성한 후에는 매립게이트(BG) 공정이 진행될 수 있다. 매립게이트(BG)는 A-A' 선에서는 도시되지 않으므로, 매립게이트를 형성하는 방법은 공지된 방법을 참조하기로 한다.
이어서, 활성영역(23)의 표면 상에 스토리지노드콘택플러그와 연결될 제1랜딩플러그(24A)와 비트라인과 연결될 제2랜딩플러그(24B)를 형성한다. 제1,2랜딩플러그(24A, 24B)는 소자분리막(22)에 자기정렬되어 형성될 수 있다. 제1,2랜딩플러그(24A, 24B)는 폴리실리콘막을 포함한다. 제1,2랜딩플러그(24A, 24B)는 활성영역(23)의 표면 상에만 형성된다.
다른 실시예에서, 제1,2랜딩플러그(24A, 24B)는 소자분리막(22)보다 먼저 형성할 수도 있다. 예컨대, 제1,2랜딩플러그(24A, 24B)로 사용되는 도전막을 형성한 후 STI 공정을 통해 도전막을 식각하여 제1,2랜딩플러그(24A, 24B)를 형성한다. 이후 제1,2랜딩플러그(24A, 24B)를 식각장벽으로 반도체기판(21)을 식각하여 트렌치를 형성하고, 트렌치를 매립하는 소자분리막(22)을 형성한다.
다른 실시예에서, 제1,2랜딩플러그는 형성하지 않을 수도 있다. 즉, 비트라인콘택플러그와 스토리지노드콘택플러그가 활성영역과 직접 접촉될 수 있다.
이어서, 제1,2랜딩플러그(24A, 24B)를 포함한 전면에 층간절연막(25)을 형성한다. 층간절연막(25)은 BPSG 등의 산화막을 포함한다. 층간절연막(25)은 산화막과 질화막을 적층하여 형성할 수 있고, 또한 산화막, 질화막 및 산화막을 적층하여 형성할 수도 있다.
스토리지노드콘택마스크(26)를 식각장벽으로 층간절연막(25)을 식각한다. 이에 따라 이웃하는 활성영역(23) 상부의 제1랜딩플러그(24A)를 동시에 오픈시키는 듀얼스토리지노드콘택홀(27)이 형성된다.
도 2b에 도시된 바와 같이, 스토리지노드콘택마스크(26)를 제거한다. 이어서, 듀얼스토리지노드콘택홀(27)에 매립되는 듀얼스토리지노드콘택플러그(28)를 형성한다. 듀얼스토리지노드콘택플러그(28)를 형성하기 위해 폴리실리콘막을 증착한 후 CMP(Chemical Mechancial Polishing) 또는 에치백(Etchback)을 실시한다.
도 2c에 도시된 바와 같이, 다마신마스크(Damascene mask, 29)를 형성한다. 다마신마스크(29)는 듀얼스토리지노드콘택플러그(28)를 분리시키고 비트라인이 형성될 다마신패턴(Damscene pattern)을 형성하기 위한 마스크이다. 다마신마스크(29)는 감광막패턴 또는 하드마스크막패턴을 포함한다. 이하, 다마신마스크(29)를 '하드마스크막패턴(29)'이라 한다. 하드마스크막패턴(29)은 실리콘질화막 등의 질화막을 포함한다.
하드마스크막패턴(29)을 식각장벽으로 하여 듀얼스토리지노드콘택플러그(28)와 층간절연막(25)을 식각한다. 이에 따라, 다마신패턴이 형성되고, 다마신패턴에 의해 개별적으로 독립되는 스토리지노드콘택플러그(28A, 28B)가 형성된다. 또한, 다마신패턴은 제2랜딩플러그(24B) 및 소자분리막(22)을 노출시킨다. 다마신패턴을 형성하기 위해 듀얼스토리지노드콘택플러그(28)를 먼저 식각한 후 층간절연막(25)을 식각한다. 또한, 층간절연막(25)을 먼저 식각한 후에 듀얼스토리지노드콘택플러그(28)를 식각할 수도 있다. 또한, 층간절연막(25)과 듀얼스토리지노드콘택플러그(28)를 동시에 식각할 수도 있다. 이하, 다마신패턴은 제2랜딩플러그(24B)를 노출시키는 제1오픈부(30A)와 스토리지노드콘택플러그(28A, 28B) 사이에 형성되는 제2오픈부(30B)를 포함한다. 제1오픈부(30A)와 제2오픈부(30B)는 서로 연결되어 라인형 오픈부가 된다.
도 2d에 도시된 바와 같이, 제1 및 제2오픈부(30A, 30B)의 측벽에 희생스페이서(31)를 형성한다. 희생스페이서(31)는 티타늄질화막(TiN)을 포함한다. 예컨대, 다마신패턴(30)을 포함한 전면에 티타늄질화막(TiN)을 증착한 후, 에치백 공정을 실시한다. 티타늄질화막은 30～60Å의 두께로 형성한다. 에치백 공정은 건식식각을 포함한다.
도 2e에 도시된 바와 같이, 희생스페이서(31)의 측벽에 스페이서(32)를 형성한다. 스페이서(32)는 실리콘질화막 등의 질화막을 포함한다. 예컨대, 희생스페이서(31)가 형성된 제1 및 제2오픈부(30A, 30B)을 포함한 전면에 실리콘질화막을 증착한 후, 에치백 공정을 실시한다. 실리콘질화막은 저압화학기상증착법(LPCVD)을 이용하여 형성한다.
상술한 바에 따르면, 스페이서(32)는 희생스페이서(31)의 측벽을 덮게 되며, 제1,2오픈부(30)의 측벽에는 스페이서(32)와 희생스페이서(31)로 이루어진 이중 스페이서(Double spacer)가 형성된다. 희생스페이서(31)가 티타늄질화막이고, 스페이서(32)가 질화막이므로, 이중 스페이서는 'TiN-Si3N4(이하, TiN-N)'의 구조를 갖는다.
제1오픈부(30A)의 바닥에서는 스페이서(32)를 선택적으로 제거한다. 스토리지노드콘택플러그(28A, 28B)의 측벽, 즉 제2오픈부(30B)에 형성되는 스페이서(32)는 바닥면에 잔류시킬 수 있다. 이로써, 다마신비트라인과 제1랜딩플러그(24A)간 숏트를 방지한다. 스토리지노드콘택플러그(28A, 28B) 사이의 바닥면에 스페이서(32)를 잔류시키기 위해 추가 마스크를 사용하며, 추가 마스크는 제2랜딩플러그(24B)만을 선택적으로 노출시키도록 패터닝된 비트라인콘택마스크이다. 스페이서(32)는 제2랜딩플러그(24B)의 표면을 노출시키는 BLC(Bitline Contact)를 제공한다. 스페이서(32)는 비트라인스페이서(Bitline spacer)가 된다.
도 2f에 도시된 바와 같이, 스페이서(32)가 형성된 제1 및 제2오픈부(30A, 30B)를 매립하도록 전면에 희생막(33)을 형성한다. 이후, CMP(Chemical Mechanical Polishing) 등의 분리 공정을 이용하여 제1,2오픈부(30A, 30B) 내에 희생막(33)을 잔류시킨다. CMP 공정시에 적어도 희생스페이서(31)의 상부가 노출되도록 한다. 희생막은 CMP 공정시 제1,2오픈부(30A, 30B) 내부의 스페이서가 손상되는 것을 방지한다. 희생막(33)은 실리콘산화막 등의 산화막을 포함한다. CMP 공정에 의해 하드마스크막패턴(29)이 노출된다. 따라서, 제1,2오픈부 내부에 희생스페이서(31), 스페이서(32) 및 희생막(33)이 잔류한다. 희생막(33)은 절연막을 포함하며, 바람직하게 산화막을 포함한다. 희생막(33)은 스핀온절연막(SOD), BPSG를 포함하며, 1000～2000Å의 두께로 형성한다.
도 2g에 도시된 바와 같이, 희생막(33)을 선택적으로 제거한다. 이때, 희생막(33)은 습식딥(Wet dip) 공정을 이용하여 제거한다. 희생막(33)을 제거할 때, 하드마스크막패턴, 희생스페이서 및 스페이서막은 제거되지 않는다. 이는 희생막으로 사용된 산화막을 선택적으로 제거하는 케미컬을 사용하므로써 가능하다. 절연막이 산화막이고, 하드마스크막패턴, 희생스페이서 및 스페이서막이 질화막이므로, 불산(HF)계 케미컬을 사용한다. 예를 들어, 50:1～100:1 불산(HF)이나 NH4F와 HF의 혼합케미컬을 사용한다.
이어서, 희생스페이서(31)를 선택적으로 제거한다. 이에 따라, 스토리지노드콘택플러그(28A, 28B)와 스페이서(32) 사이에 에어갭(air gap, 34)이 형성된다. 희생스페이서(31)를 제거하기 위해 습식식각(Wet Etch) 또는 건식식각(Dry Etch)이 적용된다. 희생스페이서(31)를 제거할 때, 스페이서(32), 스토리지노드콘택플러그(28A, 28B) 및 하드마스크막패턴(29)은 선택비를 가져 손상되지 않는다.
희생스페이서(31)가 티타늄질화막인 경우 황산(H2SO4)과 과수(H2O2)가 4:1～8:1로 혼합된 케미컬을 이용한 습식세정을 진행한다.
도 2h에 도시된 바와 같이, 도전막(35)을 형성한다. 이때, 도전막(35)이 에어갭(34)의 상부를 밀폐시키면서 형성된다. 예컨대, 도전막(35)의 초기 증착시 에어갭(34)의 상부에 형성되고, 이에 따라 에어갭(34)의 상부가 밀폐되기 때문에 증착이 계속 진행되면 제2오픈부(30B)의 내부에만 도전막(35)이 증착되고 에어갭(34)의 내부에서는 더이상 증착이 이루어지지 않는다.
도전막(35)은 비트라인으로 사용되는 물질로서, 배리어막과 금속막을 적층하여 형성할 수 있다. 배리어막과 금속막을 적층할때, 에어갭(34)의 상부를 밀폐시키는 물질은 배리어막이 될 수 있다(도 3 참조). 바람직하게, 도전막(35)은 티타늄질화막과 텅스텐막을 적층하여 형성하거나 또는 티타늄질화막을 단독으로 형성할 수 있다.
위와 같이, 본 발명은 도전막(35) 증착시에 에어갭(34)의 상부를 밀폐시킨다.
도 2i에 도시된 바와 같이, 도전막(35)을 리세스시킨다. 이때, 도전막(35)의 리세스량은 500～600Å으로 한다. 이와 같이, 도전막(35)을 리세스시키므로써 비트라인(35A)이 형성되고, 에어갭(34)의 상부에는 캡핑막(35B)이 형성된다.
위와 같이, 비트라인(35A)을 형성하면, 비트라인(35A)과 스토리지노드콘택플러그(28A, 28B) 사이에는 스페이서(32)와 에어갭(34)이 형성된다. 에어갭(34)에 의해 비트라인(35A)과 스토리지노드콘택플러그(28A, 28B)간 기생캐패시턴스가 감소한다.
도 2j에 도시된 바와 같이, 비트라인(35A)의 상부를 갭필하는 비트라인하드마스크막(36)을 형성한다. 이후, CMP(Chemical Mechanical Polishing) 등의 분리 공정을 이용하여 제1,2오픈부(30A, 30B) 내에 비트라인하드마스크막(36)을 잔류시킨다. CMP 공정시에 하드마스크막패턴(29)이 연마정지 역할을 한다. 비트라인하드마스크막(36)은 플라즈마화학기상증착법(PECVD)을 이용한 실리콘질화막을 포함한다.
상술한 실시예에 따르면, 스토리지노드콘택플러그(28A, 28B)와 비트라인(35A) 사이에는 에어갭(34)과 스페이서(32)가 존재한다. 이와 같이, 스토리지노드콘택플러그(28A, 28B)와 비트라인(35A) 사이에 에어갭(34)을 형성하므로써, 스토리지노드콘택플러그(28A, 28B)와 비트라인(35A)간의 기생캐패시턴스를 감소시킨다.
아울러, 비트라인(35A)을 형성하기 전에 에어갭(34)을 미리 형성하므로써 비트라인(35A)의 손실을 방지한다.
도 3은 본 발명의 다른 실시예에 따른 반도체장치를 도시한 도면이다. 도 3은 배리어막(37A) 및 캡핑막(37B)을 제외한 나머지 구성요소는 상술한 실시예와 동일하다.
도 3을 참조하면, 비트라인(35A) 형성전에 배리어막(37A)을 형성하고, 배리어막(37A) 증착시 에어갭(34)의 상부를 밀폐시킨다. 이로써 에어갭(34)의 상부에는 배리어막을 이용한 캡핑막(37B)이 형성된다. 배리어막(37A) 및 캡핑막(37B)은 티타늄막과 티타늄질화막을 단독으로 형성하거나 또는 티타늄막과 티타늄질화막을 적층(Ti/TiN)하여 형성한다.
전술한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
21 : 반도체기판 22 : 소자분리막
23 : 활성영역 24A : 제1랜딩플러그
24B : 제2랜딩플러그 25 : 층간절연막
28A, 28B : 스토리지노드콘택플러그
31 : 희생스페이서 32 : 스페이서
33 : 희생막 34 : 에어갭
35A : 비트라인 35B : 캡핑막
36 : 비트라인하드마스크막

Claims (5)

  1. 예비 제1도전패턴을 형성하는 단계;
    상기 예비 제1도전패턴을 독립된 제1도전패턴으로 분리시키는 오픈부를 형성하는 단계;
    상기 오픈부의 측벽에 희생스페이서와 스페이서를 순차적으로 형성하는 단계;
    상기 희생스페이서를 제거하여 상기 스페이서와 제1도전패턴 사이에 에어갭을 형성하는 단계; 및
    상기 오픈부 내부에 상기 에어갭 및 스페이서에 의해 상기 제1도전패턴과 절연되는 제2도전패턴을 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  2. 듀얼스토리지노드콘택플러그를 형성하는 단계;
    상기 듀얼스토리지노드콘택플러그를 독립된 스토리지노드콘택플러그로 분리시키는 오픈부를 형성하는 단계;
    상기 오픈부의 측벽에 희생스페이서와 스페이서를 순차적으로 형성하는 단계;
    상기 희생스페이서를 제거하여 상기 스페이서와 스토리지노드콘택플러그 사이에 에어갭을 형성하는 단계; 및
    상기 오픈부 내부에 비트라인을 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  3. 기판 내에 매립게이트를 형성하는 단계;
    상기 기판 상에 듀얼스토리지노드콘택플러그를 형성하는 단계;
    상기 듀얼스토리지노드콘택플러그를 독립된 스토리지노드콘택플러그로 분리시키는 오픈부를 형성하는 단계;
    상기 오픈부의 측벽에 희생스페이서와 스페이서를 순차적으로 형성하는 단계;
    상기 희생스페이서를 제거하여 상기 스페이서와 스토리지노드콘택플러그 사이에 에어갭을 형성하는 단계; 및
    상기 오픈부 내부에 비트라인을 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  4. 듀얼스토리지노드콘택플러그를 형성하는 단계;
    상기 듀얼스토리지노드콘택플러그를 식각하여 독립된 스토리지노드콘택플러그로 분리시키는 제1오픈부와 비트라인콘택예정영역을 오픈시키는 제2오픈부를 형성하는 단계;
    상기 제1,2오픈부의 측벽에 희생스페이서와 스페이서를 순차적으로 형성하는 단계;
    상기 희생스페이서를 제거하여 상기 스페이서와 스토리지노드콘택플러그 사이에 에어갭을 형성하는 단계; 및
    상기 제1,2오픈부 내부에 비트라인을 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  5. 복수의 활성영역을 정의하는 소자분리막이 형성된 기판을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치를 부분 매립하는 매립게이트를 형성하는 형성하는 단계;
    어느 한 방향으로 이웃하는 상기 활성영역의 에지부를 동시에 연결하는 듀얼스토리지노드콘택플러그를 형성하는 단계;
    상기 듀얼스토리지노드콘택플러그를 식각하여 독립된 스토리지노드콘택플러그로 분리시키는 제1오픈부와 비트라인콘택예정영역을 오픈시키는 제2오픈부를 형성하는 단계;
    상기 제1,2오픈부의 측벽에 희생스페이서와 스페이서를 순차적으로 형성하는 단계;
    상기 희생스페이서를 제거하여 상기 스페이서와 스토리지노드콘택플러그 사이에 에어갭을 형성하는 단계; 및
    상기 제1,2오픈부 내부에 비트라인을 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
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* Cited by examiner, † Cited by third party
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KR20140124176A (ko) * 2013-04-16 2014-10-24 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
KR20150072653A (ko) * 2013-12-20 2015-06-30 삼성전자주식회사 반도체 소자 및 그 제조 방법
US9362289B2 (en) 2014-01-28 2016-06-07 Samsung Electronics Co., Ltd. Semiconductor device including landing pad

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