KR102476141B1 - 스페이서를 포함하는 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

반도체 소자는 기판; 상기 기판 상에 배치되는 서로 이격되는 제1 불순물 주입 영역 및 제2 불순물 주입 영역; 상기 제1 불순물 주입 영역과 접하는 스토리지 노드 컨택; 상기 제2 불순물 주입 영역과 전기적으로 연결되며 상기 기판을 가로지르는 비트라인; 상기 비트라인과 상기 제2 불순물 주입 영역 사이에 배치되는 비트라인 노드 컨택; 및 상기 스토리지 노드 컨택과 상기 비트라인 사이 및 상기 스토리지 노드 컨택과 상기 비트라인 노드 컨택 사이에 배치되는 스페이서를 포함하되, 상기 스토리지 노드 컨택은, 제1 너비를 가지는 상부 컨택과, 상기 상부 컨택의 하부에서 상기 제1 너비보다 넓은 제2 너비를 가지는 하부 컨택을 포함한다.

Description

스페이서를 포함하는 반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE INCLUDING SPACER AND METHOD OF MANUFACTURING THE SAME}
스페이서를 포함하는 반도체 소자 및 그 제조방법에 관한 것이다.
반도체 소자가 점점 고집적화됨에 따라, 동일한 면적에 보다 많은 반도체 소자를 구현하기 위해 개별 회로 패턴들은 더욱 미세화 되어 가고 있다. 즉, 반도체 소자의 집적도가 증가함에 따라 반도체 소자의 구성 요소들에 대한 디자인 룰이 감소하고 있다. 반도체 소자는 이웃하는 도전구조물들 사이에 절연 물질이 형성된다. 반도체 소자의 고집적화됨에 따라 도전구조물들 간의 거리가 점점 가까워지고 있다. 이로 인해, 기생 커패시턴스가 증가되고 있다. 기생 커패시턴스가 증가됨에 따라 반도체 소자의 성능이 저하될 수 있다.
본 개시의 실시예들에 따른 과제는 신뢰성이 향상된 반도체 소자 및 그 제조 방법을 제공하는데 있다.
본 개시의 일 실시예에 따른 반도체 소자는 기판; 상기 기판 상에 배치되며 서로 이격되는 제1 불순물 주입 영역 및 제2 불순물 주입 영역; 상기 제1 불순물 주입 영역과 접하는 스토리지 노드 컨택; 상기 제2 불순물 주입 영역과 전기적으로 연결되며 상기 기판을 가로지르는 비트라인; 상기 비트라인과 상기 제2 불순물 주입 영역 사이에 배치되는 비트라인 노드 컨택; 및 상기 스토리지 노드 컨택과 상기 비트라인 사이 및 상기 스토리지 노드 컨택과 상기 비트라인 노드 컨택 사이에 배치되는 스페이서를 포함하되, 상기 스토리지 노드 컨택은, 제1 너비를 가지는 상부 컨택과, 상기 상부 컨택의 하부에서 상기 제1 너비보다 넓은 제2 너비를 가지는 하부 컨택을 포함할 수 있다.
본 개시의 일 실시예에 따른 반도체 소자는 기판; 상기 기판 상에 배치되는 서로 이격되는 제1 불순물 주입 영역 및 제2 불순물 주입 영역; 상기 제1 불순물 주입 영역과 접하는 스토리지 노드 컨택; 상기 제2 불순물 주입 영역과 전기적으로 연결되며 상기 기판을 가로지르는 비트라인; 상기 비트라인과 상기 제2 불순물 주입 영역 사이에 배치되는 비트라인 노드 컨택; 및 상기 스토리지 노드 컨택과 상기 비트라인 사이 및 상기 스토리지 노드 컨택과 상기 비트라인 노드 컨택 사이에 배치되는 스페이서를 포함하되, 상기 스페이서는, 상기 스토리지 노드 컨택과 상기 비트라인 노드 컨택에 접하며, 산화물을 포함하는 제1 컨택 스페이서; 및 상기 비트라인과 상기 제1 컨택 스페이서에 접하며, 질화물을 포함하는 제1 비트라인 스페이서를 포함할 수 있다.
본 개시의 실시예에 따른 반도체 소자는 기판에 서로 이격된 제1 불순물 주입 영역과 제2 불순물 주입 영역이 형성되는 단계; 상기 기판 상에 상기 제1 불순물 주입 영역을 덮고, 제2 불순물 영역을 노출시키는 절연막이 형성되는 단계; 상기 절연막을 식각 마스크로 상기 기판의 일부가 제거되어 비트라인 노드 컨택홀이 형성되는 단계; 상기 절연막 상에 비트라인이 형성되고 상기 비트라인 노드 컨택홀 안에 비트라인 노드 컨택이 형성되는 단계; 상기 비트라인과 상기 비트라인 노드 컨택의 측벽을 덮는 스페이서가 형성되는 단계; 및 상기 스페이서 및 상기 제1 불순물 주입 영역에 접하는 스토리지 노드 컨택이 형성되는 단계를 포함하되, 상기 스페이서는 상기 비트라인 노드 컨택의 측벽에 접하는 제1 서브 스페이서와 상기 비트라인의 측벽에 접하는 제1 비트라인 스페이서를 포함하도록 형성되며, 상기 제1 서브 스페이서는 상기 제1 비트라인 스페이서보다 낮은 유전율을 가지는 물질을 포함하도록 형성될 수 있다.
본 개시의 실시예에 따르면, 비트라인 노드 컨택의 측벽에 배치되는 스페이서에 상대적으로 유전율이 낮은 물질이 제공될 수 있다. 비트라인 노드 컨택과 스토리지 노드 컨택 간의 교란(disturbance)이 감소될 수 있다. 비트라인 노드 컨택과 스토리지 노드 컨택 간의 로딩 커패시턴스(loading capacitance)감소될 수 있다. 미세화된 반도체 소자의 신뢰성이 향상될 수 있다. 스토리지 노드 컨택과 비트라인 간의 간격이 감소될 수 있어 고집적화에 최적화된 반도체 소자가 구현될 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 개략적인 레이아웃이다.
도 2는 도 1의 A-A'과 B-B'에 대한 단면을 포함하는 반도체 소자의 사시도이다.
도 3은 도 1의 A-A'에 대한 단면도이다.
도 4a는 도 3의 일 실시예에 따른 P1 영역에 대한 확대도이다.
도 4b는 도 3의 일 실시예에 따른 P1 영역에 대한 확대도이다.
도 5는 도 3의 일 실시예에 따른 P1 영역에 대한 확대도이다.
도 6a는 도 3의 일 실시예에 따른 P1 영역에 대한 확대도이다.
도 6b는 도 3의 일 실시예에 따른 P1 영역에 대한 확대도이다.
도 7 내지 도 29는 도 2에 도시된 반도체 소자를 제조하는 과정을 순차적으로 나타내는 도면들이다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 개략적인 레이아웃이다. 도 2는 도 1의 A-A'과 B-B'에 대한 단면을 포함하는 반도체 소자의 사시도이다. 도 3은 도 1의 A-A'에 대한 단면도이다. 도 4a는 도 3의 일 실시예에 따른 P1 영역에 대한 확대도이다. 도 4b는 도 3의 일 실시예에 따른 P1 영역에 대한 확대도이다.
도 1 내지 도 3을 참조하면, 반도체 소자는 기판(1), 소자분리층(3), 워드라인(WL), 비트라인(BL), 비트라인 노드 컨택(DC), 스토리지 노드 컨택(BC), 스페이서(SS), 랜딩 패드(LP), 절연 패드(36), 및 데이터 저장부(DSP)를 포함할 수 있다.
기판(1)에는 활성 영역(AR)을 정의하는 소자분리층(3)이 배치될 수 있다. 활성 영역(AR)은 평면적으로 제1 방향(D1)으로 길쭉한 바(Bar) 형태를 가질 수 있으며, 복수개가 서로 평행하게 배치될 수 있다. 하나의 활성 영역(AR)의 중심은 다른 하나의 활성 영역(AR)의 단부와 인접하게 배치될 수 있다.
복수개의 워드라인들(WL)이 기판(1) 내에 활성 영역(AR)과 소자분리층(3)을 가로질러 제2 방향(D2)으로 연장되며 배치될 수 있다. 워드라인들(WL)은 폴리실리콘, 금속 실리사이드 및 금속막을 포함하는 그룹에서 선택되는 적어도 하나의 막을 포함할 수 있다. 제2 방향(D2)은 제1 방향(D1)과 교차된다. 워드라인들(WL)의 상부면은 기판(1)의 상부면 보다 낮게 배치될 수 있다.
워드라인들(WL)과 기판(1) 사이에 게이트 절연막(5)이 개재될 수 있다. 워드라인(WL)의 일 측의 기판(1)에는 제1 불순물 주입 영역(6s)이 배치되고, 워드라인(WL)의 타 측의 기판(1)에는 제2 불순물 주입 영역(6d)이 배치될 수 있다. 워드라인들(WL)의 상부에는 제1 캡핑막 패턴(7)이 배치될 수 있다. 제1 캡핑막 패턴(7)은 예를 들어, 실리콘 질화막 및/또는 실리콘 산화질화막으로 형성될 수 있다.
기판(1) 상에 제1 절연막(9)이 배치될 수 있다. 제1 절연막(9)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 중 적어도 하나의 막으로 형성될 수 있다. 제1 절연막(9)은 기판(1) 상에서 활성 영역(AR)과 소자분리층(3)을 덮는 절연층에 다수의 홀이 형성된 형태일 수 있다. 또는, 제1 절연막(9)은 평면상 서로 이격된 섬(island) 형태로 형성될 수 있다. 제1 절연막(9)은 인접하는 두 개의 활성 영역(AR)의 단부들을 동시에 덮도록 형성될 수 있다.
비트라인 노드 컨택홀(DH)이 제1 절연막(9)을 관통하여 기판(1)과 소자분리층(3)의 일부에 형성될 수 있다. 비트라인 노드 컨택(DC)이 비트라인 노드 컨택홀(DH) 내에 배치될 수 있다. 비트라인 노드 컨택홀(DH)(또는 비트라인 노드 컨택(DC))의 하부면은 기판(1)의 상부면 보다 낮을 수 있다. 제2 방향(D2)으로 평행한 비트라인 노드 컨택홀(DH)의 폭은 이에 평행한 비트라인 노드 컨택(DC)의 폭보다 넓을 수 있다. 비트라인 노드 컨택(DC)은 제2 불순물 주입 영역(6d)에 접할 수 있다. 비트라인 노드 컨택(DC)은 도전 물질로 이루어질 수 있다. 예를 들어, 비트라인 노드 컨택(DC)은 금속실리사이드막, 폴리실리콘막, 금속질화막, 금속막을 포함하는 그룹에서 선택되는 적어도 하나의 막을 포함할 수 있다.
비트라인 구조체(BLS)가 비트라인 노드 컨택(DC)상에 배치될 수 있다. 비트라인 구조체(BLS)는 제1 절연막(9) 상에 제1 방향(D1)과 제2 방향(D2)과 동시에 교차하는 제3 방향(D3)으로 연장되어 배치될 수 있다. 비트라인 구조체(BLS)는 비트라인(BL)과 제2 캡핑막 패턴(14)을 포함할 수 있다. 비트라인(BL) 상에 제2 캡핑막 패턴(14)이 배치될 수 있다. 비트라인(BL)은 금속함유막을 포함할 수 있다. 제2 캡핑막 패턴(14)은 제1 캡핑막 패턴(7)과 동일한 물질로 형성될 수 있다. 비트라인(BL)은 제1 절연막(9)을 관통하는 비트라인 노드 컨택(DC)에 의해 제2 불순물 주입 영역(6d)과 전기적으로 연결될 수 있다.
스페이서(SS)가 비트라인 구조체(BLS)와 스토리지 노드 컨택(DC) 사이에 배치될 수 있다. 스페이서(SS)의 하부는 비트라인 노드 컨택(DC)과 비트라인 노드 컨택홀(DH)의 내측벽 사이에 개재될 수 있다. 스페이서(SS)의 상부는 비트라인 구조체(BLS)와 스토리지 노드 컨택(BC) 사이에 개재될 수 있다. 스페이서(SS)는 실리콘 산화막, 실리콘 질화막 및 실리콘 산질화막을 포함하는 그룹에서 선택되는 적어도 하나의 단일막 또는 다중막으로 형성될 수 있다.
스토리지 노드 컨택(BC)이 인접한 한 쌍의 비트라인 구조체(BLS) 사이에 배치될 수 있다. 스토리지 노드 컨택(BC)은 비트라인 구조체(BLS)의 외측벽에 접할 수 있다. 스토리지 노드 컨택(BC)들은 서로 이격될 수 있다. 스토리지 노드 컨택(BC)은 불순물이 도핑된 폴리실리콘 패턴으로 형성될 수 있다. 도면에는 도시되지 않았지만, 스토리지 노드 컨택(BC)들 사이에는 제2 절연막이 배치될 수 있다. 제2 절연막은 스토리지 노드 컨택들(BC)을 서로 제3 방향(D3)으로 이격시킬 수 있다. 도면에는 도시되지 않았지만, 스토리지 노드 컨택(BC) 상에는 오믹층이 배치될 수 있다. 오믹층은 금속 실리사이드를 포함할 수 있다.
확산 방지 패턴(34)이 오믹층, 스페이서(SS) 및 제2 캡핑막 패턴(14)의 상부면을 컨포멀(conformal)하게 덮을 수 있다. 예를 들어, 확산 방지 패턴(34)은 금속 질화물을 포함할 수 있다.
랜딩 패드(LP)가 확산 방지 패턴(34) 상에 배치될 수 있다. 랜딩 패드(LP)는 금속 함유 물질로 형성될 수 있다. 랜딩 패드(LP)의 상부는 제2 캡핑막 패턴(14)의 상부면을 덮으며, 스토리지 노드 컨택(BC)의 상부면보다 넓은 폭을 가질 수 있다.
절연 패드(36)가 이웃하는 랜딩 패드들(LP) 사이에 배치되어 랜딩 패드들(LP)을 제2 방향(D2)과 제3 방향(D3)으로 서로 모두 분리시킬 수 있다. 예를 들어, 절연 패드(36)는 실리콘 질화물, 실리콘 산화물, 실리콘 질화산화물 중 선택되는 적어도 하나의 물질로 형성될 수 있다.
데이터 저장부(DSP)가 랜딩 패드(LP) 상에 배치될 수 있다. 데이터 저장부(DSP)는 랜딩 패드(LP)와 스토리지 노드 컨택(BC)을 통하여 제1 불순물 주입 영역(6s)에 전기적으로 접속될 수 있다. 데이터 저장부(DSP)와 비트라인(BL)이 각 트랜지스터(TR)의 제1 불순물 주입 영역(6s)과 제2 불순물 주입 영역(6d)에 각각 전기적으로 접속될 수 있다. 데이터 저장부(DSP)는 논리 데이터를 저장하는 다양한 형태로 구현될 수 있다. 데이터 저장부(DSP)는 하부 전극, 유전막 및 상부 전극을 포함하는 커패시터일 수 있다. 또는, 데이터 저장부(DSP)는 자기터널접합 패턴(magnetic tunnel junction pattern)을 포함할 수 있다. 또는, 데이터 저장부(DSP)는 상변화물질 또는 가변저항물질을 포함할 수 있다.
도 3 및 도 4a를 참조하면, 비트라인 구조체(BLS)는 비트라인(BL)과 제2 캡핑막 패턴(14)을 포함할 수 있다. 비트라인(BL)은 비트라인 노드 컨택(DC)과 제1 절연막(9) 상에 배치되고, 제2 캡핑막 패턴(14)은 비트라인(BL)상에 배치될 수 있다.
비트라인(BL)은 제1 비트라인(BLa)과 제2 비트라인(BLb)을 포함할 수 있다. 제1 비트라인(BLa)은 비트라인 노드 컨택(DC)과 제1 절연막(9) 상에 배치되고, 제2 비트라인(BLb)은 제1 비트라인(BLa) 상에 배치될 수 있다.
제1 비트라인(BLa)은 제2 방향(D2)에 평행한 폭이 비트라인 노드 컨택(DC)의 제2 방향(D2)에 평행한 폭과 동일할 수 있다. 제1 비트라인(BLa)의 측벽은 비트라인 노드 컨택(DC)의 측벽과 정렬될 수 있다. 제1 비트라인(BLa)은 비트라인 노드 컨택(DC)과 동일한 물질로 형성될 수 있다. 일 실시예에 있어서, 제2 비트라인(BLb)은 제2 방향(D2)에 평행한 폭이 제1 비트라인(BLa)의 제2 방향(D2)에 평행한 폭보다 넓을 수 있다. 제1 비트라인(BLa)과 제2 비트라인(BLb)의 측벽에는 단차가 형성될 수 있다.
이에, 스토리지 노드 컨택(BC)을 형성하기 위한 스토리지 노드 컨택홀(BH)의 형성 시, 비트라인(BL)에 형성된 단차를 통해 스토리지 노드 컨택홀(BH)의 넓은 폭을 확보할 수 있다. 즉, 제2 방향(D2)으로 스토리지 노드 컨택홀(BH)의 폭이 확장 될 수 있다. 스토리지 노드 컨택홀(BH) 내에 배치되는 스토리지 노드 컨택(BC)의 폭도 확장될 수 있다.
스페이서(SS)는 비트라인(BL)과 대응되는 레벨에 위치하는 상부 스페이서(SSh)와 비트라인 노드 컨택(DC)과 대응되는 레벨에 위치하는 하부 스페이서(SSl)를 포함할 수 있다. 하부 스페이서(SSl)는 비트라인 노드 컨택(DC)과 스토리지 노드 컨택(BC) 사이에 개재되어 비트라인 노드 컨택(DC)의 측벽을 덮을 수 있다. 하부 스페이서(SSl)의 외측벽은 소자분리층(3)과 스토리지 노드 컨택(BC)에 접할 수 있다. 상부 스페이서(SSh)는 하부 스페이서(SSl)의 상단에 연결될 수 있다. 상부 스페이서(SSh)는 비트라인(BL)과 스토리지 노드 컨택(BC) 사이에 개재되어 비트라인(BL)의 측벽을 덮을 수 있다.
하부 스페이서(SSl)는 제1 컨택 스페이서(10)와 제2 컨택 스페이서(20)를 포함할 수 있다. 제1 컨택 스페이서(10)에 제2 컨택 스페이서(20)가 개재될 수 있다. 1 컨택 스페이서(10)가 제2 컨택 스페이서(20)의 하면과 양 측면을 둘러쌀 수 있다. 제1 컨택 스페이서(10)는 제2 컨택 스페이서(20)에 비해 유전율이 낮은 물질로 이루어질 수 있다. 또한, 제1 컨택 스페이서(10)는 제2 컨택 스페이서(20)에 대하여 식각 선택비를 가지는 물질로 이루어질 수 있다. 예를 들어, 제1 컨택 스페이서(10)는 실리콘 산화물을 포함하고, 제2 컨택 스페이서(20)는 실리콘 질화물을 포함할 수 있다.
제1 컨택 스페이서(10)는 비트라인 노드 컨택(DC)과 제2 컨택 스페이서(20) 사이에 개재되는 제1 부분(10a)과 소자분리층(3)과 제2 컨택 스페이서(20) 사이에 개재되는 제2 부분(10b)을 포함할 수 있다. 제1 부분(10a)은 일 측면이 비트라인 노드 컨택(DC)에 접하고, 타 측면이 제2 컨택 스페이서(20)에 접할 수 있다. 제1 부분(10a)은 하면이 제2 불순물 주입 영역(6d)과 접할 수 있다. 제2 부분(10b)은 내측면이 제2 컨택 스페이서(20)와 접하고, 외측면이 소자분리층(3)과 접할 수 있다. 제2 부분(10b)은 일 단이 제1 부분(10a)과 접하고, 타 단이 스토리지 노드 컨택(BC)에 접할 수 있다.
일 실시예에 있어서, 제1 부분(10a)의 두께(W1)는 제2 부분(10b)의 두께(W2)보다 두꺼울 수 있다. 예를 들어, 제1 부분(10a)의 두께(W1)는 제2 부분(10b)의 두께(W2)의 대략 1.5~2.5배일 수 있다. 비트라인 노드 컨택(DC)의 측벽에 유전율이 낮은 산화물로 이루어진 제1 부분(10a)이 배치됨으로써 비트라인 노드 컨택(DC)(또는, 비트라인(BL))과 스토리지 노드 컨택(BC) 간의 교란(Bit line to Buried Contact disturbance, BL to BC disturbance, BBD)이 감소될 수 있다. 또한, 제1 부분(10a)의 두께(W1)가 두꺼울수록 BBD의 감소 효과가 증가될 수 있다.
제1 부분(10a)으로 인해 BBD가 감소되는 경우, 스토리지 노드 컨택(BC)을 형성하기 위한 스토리지 노드 컨택홀(BH)의 형성 시, 스페이서(SS)의 두께를 감소시켜 스토리지 노드 컨택홀(BH)의 폭을 확장시킬 수 있다. 또한, 제1 부분(10a)의 두께(W1)가 제2 부분(10b)의 두께(W2)보다 두껍도록 증가되고, 제2 부분(10b)은 얇은 두께로 유지됨으로써 스토리지 노드 컨택(BC)을 형성하기 위한 스토리지 노드 컨택홀(BH)의 확장(enlarge) 시에도 스토리지 노드 컨택(BC)과 비트라인 노드 컨택(DC) 간의 BBD가 발생하지 않을 수 있는 이격 거리가 유지될 수 있다.
제2 컨택 스페이서(20)는 제1 컨택 스페이서(10)의 제1 부분(10a)과 제2 부분(10b) 사이에 배치될 수 있다. 제2 컨택 스페이서(20)는 상단의 레벨이 제1 부분(10a)의 상단의 레벨에 대응되고, 제2 부분(10b)의 상단의 레벨보다는 높을 수 있다. 제2 컨택 스페이서(20)는 일 측벽이 제1 부분(10a)의 타 측벽과 접하고, 타 측벽의 일부와 하면이 제2 부분(10b)에 접할 수 있다. 제2 컨택 스페이서(20)의 타 측벽 중 제2 부분(10b)과 접하지 않는 부분은 스토리지 노드 컨택(BC)과 접할 수 있다.
상부 스페이서(SSh)는 제1 비트라인 스페이서(23), 제2 비트라인 스페이서(26), 및 제3 비트라인 스페이서(30)를 포함할 수 있다. 상부 스페이서(SSh)는 제4 비트라인 스페이서(32)를 더 포함할 수 있다.
제1 비트라인 스페이서(23)는 비트라인 구조체(BLS)의 측벽을 덮을 수 있다. 제1 비트라인 스페이서(23)는 하단이 제1 컨택 스페이서(10)의 상단에 접할 수 있다. 제1 비트라인 스페이서(23)의 두께는 제1 컨택 스페이서(10)의 두께보다 얇거나 그에 대응될 수 있다. 또는, 제1 컨택 스페이서(10)의 두께보다 더 두꺼울 수도 있다. 제1 비트라인 스페이서(23)는 비트라인 구조체(BLS)의 측벽을 따라 단차를 가질 수 있다. 제1 비트라인 스페이서(23)는 제1 컨택 스페이서(10)에 대해 식각 선택비를 가지는 물질을 포함할 수 있다. 예를 들어, 제1 비트라인 스페이서(23)는 실리콘 질화물을 포함할 수 있다.
제1 비트라인 스페이서(23)는 비트라인(BL) 하단의 레벨보다 낮은 레벨에는 형성되지 않는다. 즉, 제1 비트라인 스페이서(23)는 비트라인 노드 컨택홀(DH) 내에는 형성되지 않는다. 이에, 하부 스페이서(SSl) 형성 과정에서 비트라인 노드 컨택홀(DH) 내에 제2 컨택 스페이서(20)가 형성될 공간이 충분히 확보될 수 있다.
제2 비트라인 스페이서(26)는 제1 비트라인 스페이서(23)의 측면을 덮을 수 있다. 제2 비트라인 스페이서(26)는 제1 비트라인 스페이서(23)의 측벽에 형성된 단차를 따라 내측벽에 단차가 형성될 수 있다. 일 실시예에 있어서, 제2 비트라인 스페이서(26)는 외측벽에도 단차가 형성될 수 있다. 제2 비트라인 스페이서(26)는 하단이 제2 컨택 스페이서(20)의 상단에 접할 수 있으며, 제1 컨택 스페이서(10)의 상단에도 접할 수 있다. 제2 비트라인 스페이서(26)는 상단이 제1 비트라인 스페이서(23)보다 낮을 수 있다. 제2 비트라인 스페이서(26)는 제1 비트라인 스페이서(23)에 대해 식각 선택비를 갖는 물질로 이루어질 수 있으며, 예를 들어, 제2 비트라인 스페이서(26)는 실리콘 산화물을 포함할 수 있다.
제3 비트라인 스페이서(30)는 제2 비트라인 스페이서(26)의 측벽을 덮을 수 있다. 제3 비트라인 스페이서(30)는 제2 비트라인 스페이서(26)의 외측벽에 단차가 형성되는 경우에, 단차(ST)를 가질 수 있다. 제3 비트라인 스페이서(30)는 하단이 제2 컨택 스페이서(20)의 상단에 접할 수 있다. 제3 비트라인 스페이서(30)는 스토리지 노드 컨택(BC)의 측벽에 접할 수 있다. 예를 들어, 제3 비트라인 스페이서(30)는 실리콘 질화물을 포함할 수 있다.
제4 비트라인 스페이서(32)는 제1 비트라인 스페이서(23)가 제2 비트라인 스페이서(26)로 덮이지 않고 노출된 측벽을 덮을 수 있다. 제4 비트라인 스페이서(32)는 제2 비트라인 스페이서(26)와 제3 비트라인 스페이서(30)의 상부면을 덮을 수 있다. 예를 들어, 제4 비트라인 스페이서(32) 실리콘 질화물을 포함할 수 있다.
스토리지 노드 컨택(BC)은 상부 컨택(BCa)과 하부 컨택(BCb)을 포함할 수 있다. 상부 컨택(BCa)은 제2 방향(D2)으로 인접한 상부 스페이서들(SSh) 간의 최단 거리에 대응되는 제1 너비(R1)를 가질 수 있다. 하부 컨택(BCb)은 상부 컨택(BCa) 아래에 배치되며, 제2 방향(D2)으로 제1 너비(R1)보다 넓은 제2 너비(R2)를 가질 수 있다. 하부 컨택(BCb)은 비트라인 노드 컨택(DC)의 상면보다 높은 레벨에서 제2 너비(R2)를 가질 수 있다. 하부 컨택(BCb)은 양 측벽이 상부 컨택(BCa)의 양 측벽보다 외측으로 확장되어 제1 너비(R1)보다 넓은 제2 너비(R2)를 가질 수 있다.
도 4b를 참조하면, 제1 컨택 스페이서(10)는 제1 서브 스페이서(16)와 제2 서브 스페이서(18)를 포함할 수 있다. 제1 서브 스페이서(16)는 비트라인 노드 컨택(DC)의 측벽을 덮을 수 있다. 예를 들어, 제1 서브 스페이서(16)는 비트라인 노드 컨택(DC)의 양 측벽이 산화되어 형성된 것일 수 있다.
제2 서브 스페이서(18)는 스토리지 노드 컨택홀(DH) 내에서 스토리지 노드 컨택홀(DH)의 측벽 및 하면과 제1 서브 스페이서(16)의 측벽을 컨포멀(conformal)하게 덮을 수 있다. 예를 들어, 제2 서브 스페이서(18)의 두께는 제1 서브 스페이서(16)의 두께와 실질적으로 동일할 수 있다. 다만, 이에 한정되는 것은 아니며, 제2 서브 스페이서(18)의 두께는 제1 서브 스페이서(16)의 두께와 다를 수 있다. 예를 들어, 제2 서브 스페이서(18)는 실리콘 산화물을 포함할 수 있다.
도 5는 도 3의 일 실시예에 따른 P1 영역에 대한 확대도이다. 도 1 내지 도 4b에서 동일한 부호는 동일 구성 요소를 지칭한다. 이하에서는 설명의 간략화를 위해 도 1 내지 도 4b에서 설명한 것과 실질적으로 동일한 내용은 생략한다.
도 5를 참조하면, 제1 서브 스페이서(16)는 연장부(16a)를 더 포함할 수 있다. 연장부(16a)는 비트라인 노드 컨택(DC)의 하단보다 낮은 레벨에 위치할 수 있다. 외측 연장부(16a)는 제1 서브 스페이서(16) 하단이 비트라인 노드 컨택(DC)의 외측 하방으로 연장되어 형성될 수 있다. 연장부(16a)는 제2 서브 스페이서(18)의 하부면 일부에 접할 수 있다. 연장부(16a)는 소자분리층(3)에 접할 수 있다. 연장부(16a)는 비트라인 노드 컨택(DC)이 산화되어 제1 서브 스페이서(16)가 형성되는 과정에서, 기판(1)의 도핑된 불순물 주입 영역(6d)이 산화되어 형성된 것일 수 있다.
도 6a는 도 3의 일 실시예에 따른 P1 영역에 대한 확대도이다. 도 6b는 도 3의 일 실시예에 따른 P1 영역에 대한 확대도이다. 도 1 내지 도 5에서 동일한 부호는 동일 구성 요소를 지칭한다. 이하에서는 설명의 간략화를 위해 도 1 내지 도 5에서 설명한 것과 실질적으로 동일한 내용은 생략한다.
도 6a를 참조하면, 제2 비트라인 스페이서(26)와 제3 비트라인 스페이서(30)의 외측벽에는 단차가 형성되지 않을 수 있다. 예를 들어, 제2 비트라인 스페이서(26)와 제3 비트라인 스페이서(30)는 스토리지 노드 컨택홀(BH)이 형성되는 과정에서 외측벽이 식각되어 단차가 없어질 수 있다. 이 경우, 비트라인 노드 컨택(DC)(또는, 제1 비트라인(BLa))의 일 측벽으로부터 스토리지 노드 컨택(BC)의 타 측벽까지의 최단거리(L1)는 제2 비트라인(BLb)의 일 측벽으로부터 스토리지 노드 컨택(BC)의 타 측벽까지의 최단거리(L2)보다 멀 수 있다.
도 6b를 참조하면, 제2 컨택 스페이서(20)의 상면은 곡면일 수 있다. 도면에는 제2 컨택 스페이서(20)의 상단이 비트라인 노드 컨택(DC) 상단과 대응되는 레벨로 도시되었으나, 본 발명이 이에 한정되는 것은 아니며, 제2 컨택 스페이서(20)의 상단은 비트라인 노드 컨택(DC)의 상단보다 높은 레벨에 위치할 수 있으며, 낮은 레벨에 위치할 수도 있다. 또한, 제1 컨택 스페이서(10)의 제1 부분(10a) 상단의 상면이 평면으로 도시되었으나, 제1 부분(10a)의 상면도 곡면일 수 있다.
도 7 내지 도 29는 도 2에 도시된 반도체 소자를 제조하는 과정을 순차적으로 나타내는 도면들이다. 도 1 내지 도 29에서 동일한 부호는 동일 구성 요소를 지칭한다. 이하에서는 설명의 간략화를 위해 도 1 내지 도 29에서 설명한 것과 실질적으로 동일한 내용은 생략한다.
도 7 및 도 8을 참조하면, 기판(1)에 소자분리층(3)이 형성되어 활성 영역(AR)이 정의될 수 있다. 예를 들어, 기판(1)은 실리콘 웨이퍼 기판이거나 또는 SOI(Silicon on insulator) 기판일 수 있다. 소자분리층(3)은 STI(Shallow Trench Isolation)와 같은 방법으로 형성될 수 있다. 소자분리층(3)은 예를 들면, 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막 중에서 적어도 하나를 포함할 수 있다.
도 9 및 도 10을 참조하면, 기판(1) 상에 제2 방향(D2)으로 복수개의 라인 형태의 제1 마스크 패턴(도면 미도시)이 형성되고, 이들을 식각 마스크로 하는 식각 공정을 통해 소자분리층(3)과 활성 영역(AR)의 기판(1)이 식각되어 제1 리세스 영역(R)이 형성될 수 있다. 식각 레시피가 조절되어 소자분리층(3)의 식각률이 기판(1)의 식각률보다 높아질 수 있으며, 제1 리세스 영역(R)의 하부면이 굴곡질 수 있다.
게이트 절연막(5)이 제1 리세스 영역(R) 내에 형성될 수 있다. 게이트 절연막(5)은 열산화막으로 형성될 수 있다. 예를 들어, 게이트 절연막(5)은 실리콘 산화물 또는 실리콘 산질화물과 같은 절연 물질이나, 하프늄 산화물, 알루미늄 산화물 또는 지르코늄 산화물과 같은 금속 산화물 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다. 게이트 절연막(5)이 형성된 제1 리세스 영역(R) 내에 도전막을 적층되고, 적층된 도전막이 리세스되어 워드라인(WL)이 형성될 수 있다.
워드라인(WL)이 형성된 제1 리세스 영역(R) 내에 제1 캡핑막 패턴(7)이 형성될 수 있다. 예를 들어, 제1 캡핑막 패턴(7)은 실리콘 질화막, 실리콘 산화질화막, 또는 이들의 조합으로 형성될 수 있다.
제1 마스크 패턴(도면 미도시)가 제거되고, 이온 주입 공정을 통해 활성 영역(AR)에 제1 불순물 주입 영역(6s)과 제2 불순물 주입 영역(6d)이 형성될 수 있다. 상기 제 1 불순물 주입 영역(6s)과 상기 제 2 불순물 주입 영역(6d)은 같은 도전형으로, 예를 들면 N형의 불순물로 도핑될 수 있다. 제1 불순물 주입 영역(6s)과 상기 제2 불순물 주입 영역(6d)의 깊이는 다를 수 있으며, 이를 위해 복수의 이온주입 공정이 진행될 수 있다.
도 11a 및 도 12a을 참조하면, 기판(1) 상에 제1 절연막(9)이 형성될 수 있다. 제1 절연막(9)은 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나의 물질을 포함할 수 있다. 도면에는 제1 절연막(9)이 하나의 층으로 도시되었으나, 제1 절연막(9)은 서로 다른 물질로 이루어진 복수의 층을 포함할 수 있다. 제1 절연막(9) 상에 제2 마스크 패턴(도면 미도시)이 형성되고, 제2 마스크 패턴을 식각 마스크로 하는 식각 공정을 통해 제1 절연막(9)에 개구부(H1)들이 형성될 수 있다. 개구부들(H1)은 제2 불순물 주입 영역(6d)을 노출시키며, 제2 불순물 주입 영역(6d)의 폭보다 넓은 직경을 가져 주변의 소자분리층(3)과 제1 캡핑막 패턴(7)을 노출시킬 수 있다.
도 11b 및 도 12b를 참조하면, 도 11a 및 도 12a와 달리, 제1 절연막(9)은 인접한 활성 영역(AR)들의 단부를 동시에 덮는 복수의 패턴으로 형성될 수 있다. 예를 들어, 제1 절연막(9)은 섬(island) 형태로 형성될 수 있다. 제1 절연막(9)은 기판(1) 상에 절연막이 형성되고 패터닝되어 형성될 수 있다. 섬(island) 형태의 제1 절연막(9)이 형성되는 경우에는, 절연막 상에 폴리실리콘막이 함께 형성되고 패터닝되어, 제1 절연막(9) 상에 폴리실리콘 패턴(도면 미도시)이 형성될 수 있다. 제1 절연막(9)과 폴리실리콘 패턴이 패터닝되면서, 기판(1) 주변의 소자분리층(3)과 캡핑막 패턴(7)의 일부분이 식각되어 비트라인 노드 컨택홀(DH)이 형성될 수 있다.
다시, 도 11a 및 도 12a 공정을 따르는 경우에, 도 13 내지 도 15을 참조하면, 제2 마스크 패턴(도면 미도시)를 식각 마스크로 이용하는 식각 공정을 통해 개구부들(H1)에 의해 노출되는 기판(1)과 기판(1) 주변의 소자분리층(3)과 제1 캡핑막 패턴(7)의 일부분이 식각되어 비트라인 노드 컨택홀(DH)이 형성될 수 있다. 비트라인 노드 컨택홀(DH)의 하부면은 제2 불순물 주입 영역(6d)의 하부면과 제1 캡핑막 패턴(7)의 하부면보다 높게 형성될 수 있다. 비트라인 노드 컨택홀(DH)이 형성되고, 제2 마스크 패턴이 제거될 수 있다. 제2 마스크 패턴이 제거된 제1 절연막(9) 상에 도전막(11)과 제2 캡핑막(13)이 차례로 적층될 수 있다. 도전막(11)은 비트라인 노드 컨택홀(DH)을 채울 수 있다. 도전막(11)은 제1 도전막(11a)과 제2 도전막(11b)이 순차로 적층되어 형성될 수 있다. 예를 들어, 제1 도전막(11a)은 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 제2 도전막(11b)은 텅스텐, 티타늄, 탄탈륨과 같은 금속 또는 이들의 질화물 같은 도전성 금속 질화물을 포함할 수 있다. 도면에서 제2 도전막(11b)은 단일층으로 도시되었으나, 제2 도전막(11)은 이중층 또는 3중층 이상의 적층 구조로 형성될 수 있다.
도 16를 참조하면, 도전막(11)과 제2 캡핑막(13)이 패터닝되어 순차로 적층된 비트라인 노드 컨택(DC), 비트라인(BL), 및 제2 캡핑막 패턴(14)이 복수개의 라인 형태로 형성될 수 있다. 비트라인(BL)은 제1 비트라인(BLa)과 제2 비트라인(BLb)을 포함할 수 있다. 제1 도전막(11a)이 패터닝 되어 비트라인 노드 컨택홀(DH) 내에 비트라인 노드 컨택(DC)이 형성되고, 비트라인 노드 컨택(DC) 상에 제1 비트라인(BLa)이 형성될 수 있다. 제2 도전막(11b)이 패터닝 되어 제2 비트라인(BLb)이 형성될 수 있다. 도전막(11)과 제2 캡핑막(13)이 패터닝 되는 과정에서, 비트라인 노드 컨택홀(DH)의 입구의 제1 절연막(9)과 소자분리층(3)이 일부 식각되어 비트라인 노드 컨택홀(DH)의 입구가 둥글어지면서 넓어질 수 있다.
도 17를 참조하면, 선택적 산화 공정(selective oxidation)을 통해 비트라인 노드 컨택(DC)과 제1 비트라인(BLa)의 측면이 산화되어 제1 서브 스페이서막(15)이 형성될 수 있다. 선택적 산화 공정을 통해 비트라인 노드 컨택홀(DH)을 통해 노출되는 제2 불순물 주입 영역(6d)도 일부가 함께 산화될 수 있다. 예를 들어, 선택적 산화 공정은 플라즈마 열산화 공정일 수 있다. 선택적 산화 공정에서는 텅스텐을 포함하는 제2 비트라인(BLb)은 산화되지 않고, 폴리실리콘을 포함하는 통해 비트라인 노드 컨택(DC)과 제1 비트라인(BLa)만 선택적으로 산화될 수 있다.
도 18을 참조하면, 기판(1) 상에 제2 서브 스페이서막(17)이 컨포멀(conformal)하게 형성될 수 있다. 제2 서브 스페이서막(17)은 비트라인 노드 컨택(DC)으로 덮이지 않은 비트라인 노드 컨택홀(DH)의 하부면과 측면을 컨포멀하게 덮을 수 있다. 제2 서브 스페이서막(17)은 제1 서브 스페이서막(15), 제2 비트라인(BLb) 및 제2 캡핑막 패턴(14)을 덮을 수 있다. 예를 들어, 제2 서브 스페이서막(17)은 실리콘 산화물을 포함할 수 있다. 도 17에서와 같이, 비트라인 노드 컨택(DC)의 측벽을 산화시키되, 비트라인 노드 컨택홀(DH)의 측벽은 노출시키고, 이후에 제2 서브 스페이서막(17)을 증착함으로써, 비트라인 노드 컨택(DC)의 측벽에 배치되는 산화물의 두께를 증가시키면서도, 이후에 제3 서브 스페이서막(19)이 용이하게 채워지도록 비트라인 노드 컨택홀(DH)의 CD(critical dimension)를 충분히 확보할 수 있다.
도 19을 참조하면, 제2 서브 스페이서막(17) 상에 제3 서브 스페이서막(19)이 컨포멀(conformal)하게 형성될 수 있다. 제3 서브 스페이서막(19)은 비트라인 노드 컨택홀(DH) 안의 남는 공간을 채울 수 있는 두께로 형성될 수 있다. 제3 서브 스페이서막(19)은 제1 서브 스페이서막(15), 제2 서브 스페이서막(17) 및 자연 산화막과 식각 선택비를 가질 수 있는 물질로 형성될 수 있다. 예를 들어, 제3 서브 스페이서막(19)은 실리콘 질화물을 포함할 수 있다.
도 20을 참조하면, 제3 서브 스페이서막(19)이 등방성 식각 공정에 의해 제거되어 비트라인 노드 컨택홀(DH) 내에 제3 서브 스페이서(20)가 형성될 수 있다. 제3 서브 스페이서막(19)이 제거되면서 제2 서브 스페이서막(17)의 일부가 외부로 노출될 수 있다. 제3 서브 스페이서(20)의 상면은 굴곡지게 형성될 수 있다. 예를 들어, 등방성 식각 공정은 인산을 이용하여 진행될 수 있다. 등방성 식각 공정 과정에서 제2 서브 스페이서막(17)은 식각 정지층의 역할을 할 수 있다.
도 21를 참조하면, 제2 서브 스페이서막(17)의 노출된 부분과, 제1 서브 스페이서막(15)의 일부가 습식 세정 공정에 의해 제거되어 제1 서브 스페이서(16)와 제2 서브 스페이서(18)가 형성될 수 있다. 제1 스페이서(16)의 상부로 비트라인(BL)과 제2 캡핑막 패턴(14)이 외부로 노출될 수 있다. 제1 서브 스페이서(16)와 제2 서브 스페이서(18) 상부에는 비트라인(BL)과 제2 캡핑막 패턴(14)이 노출될 수 있다.
도 22을 참조하면, 기판(1) 상에 제1 비트라인 스페이서막(21)이 컨포멀(conformal)하게 형성될 수 있다. 제1 비트라인 스페이서막(21)은 플라즈마 질화 처리(plasma nitride treatment) 공정을 통해 증착될 수 있다. 제1 비트라인 스페이서막(21)은 노출된 비트라인(BL)과 제2 캡핑막 패턴(14)을 덮을 수 있다. 제1 비트라인 스페이서막(21)은 자연 산화막에 대하여 식각 선택비를 가지는 물질로 형성될 수 있다. 예를 들어, 제1 비트라인 스페이서막(21)은 실리콘 질화물을 포함할 수 있다.
만약, 제1 비트라인 스페이서막(21)이 제3 서브 스페이서막(19)의 형성 전에 형성되어 비트라인 노드 컨택홀(DH) 내에서 제2 서브 스페이서막(17)상에 형성되었다면, 비트라인 노드 컨택홀(DH)의 CD가 줄어들어 제1 비트라인 스페이서막(21)으로 비트라인 노드 컨택홀(DH)을 완전히 매립하기 어려워진다. 즉, 제3 서브 스페이서(20)를 형성하기 위한 비트라인 노드 컨택홀(DH)의 공간이 충분히지 않을 수 있다. 본 발명에서는 제1 비트라인 스페이서막(21)을 제3 서브 스페이서(20) 형성 후에 형성함으로써, 제3 서브 스페이서(20)를 형성하기 위한 비트라인 노드 컨택홀(DB)의 CD를 충분히 확보할 수 있다.
도 23을 참조하면, 제1 비트라인 스페이서막(21)이 이방성 식각 공정에 의해 일부 제거되어 제1 비트라인 스페이서 패턴(22)이 형성될 수 있다. 도면에는 도시되지 않았지만, 이방성 식각 공정에서는 마스크 패턴과 포토레지스트 패턴이 사용될 수 있다. 제1 비트라인 스페이서 패턴(22)은 비트라인(BL)과 제2 캡핑막 패턴(14)을 덮을 수 있다. 제1 절연막(9), 제2 서브 스페이서(18) 및 제3 서브 스페이서(20)의 상면이 노출될 수 있다. 제1 서브 스페이서(16)의 상면이 적어도 일부 노출될 수 있다.
도 24를 참조하면, 기판(1) 상에 제2 비트라인 스페이서막(25)이 컨포멀(conformal)하게 형성될 수 있다. 제2 비트라인 스페이서막(25)은 ALD 공정을 통해 형성될 수 있다. 제2 비트라인 스페이서막(25)은 제1 비트라인 스페이서 패턴(22)에 대하여 식각 선택비를 가지는 물질을 포함할 수 있다. 예를 들어, 제2 비트라인 스페이서막(25)은 실리콘 산화물을 포함할 수 있다.
도 25을 참조하면, 제2 비트라인 스페이서막(25)이 이방성 식각 공정에 의해 식각되어 제1 비트라인 스페이서 패턴(22)의 상부가 노출되고, 제1 비트라인 스페이서 패턴(22)의 측벽을 덮는 제2 비트라인 스페이서(26)가 형성될 수 있다. 제2 비트라인 스페이서(26)가 형성되면서 제1 절연막(9)과 제3 서브 스페이서(20)의 상면이 일부 노출될 수 있다.
도 26를 참조하면, 기판(1) 상에 제3 비트라인 스페이서막(29)이 컨포멀(conformal)하게 형성될 수 있다. 제3 비트라인 스페이서막(29)은 자연 산화막에 대하여 식각 선택비를 가지는 물질을 포함할 수 있다. 예를 들어, 제3 비트라인 스페이서막(29)은 실리콘 질화물을 포함할 수 있다.
도 27을 참조하면, 제1 비트라인 스페이서 패턴(22)과 제3 비트라인 스페이서막(29)이 이방성 식각 공정에 의해 일부가 제거되어 제1 비트라인 스페이서(23)와 제3 비트라인 스페이서(30)가 형성될 수 있다. 제1 내지 제3 비트라인 스페이서(23, 26, 30)를 포함하는 상부 스페이서가 형성될 수 있다. 이방성 식각 공정 과정에서 제2 캡핑막 패턴(14)과 제2 비트라인 스페이서(26)도 일부 식각될 수 있다.
상부 스페이서 사이의 공간이 제2 절연막(도면 미도시)으로 채워질 수 있다. 제2 절연막의 상부면은 제2 캡핑막 패턴(14)의 상부면 높이와 같은 레벨일 수 있다. 예를 들어, 제2 절연막은 실리콘 질화막을 포함할 수 있다. 스토리지 노드 컨택(BC)이 형성될 위치에서 제2 절연막, 제1 절연막(9), 기판(1), 및 소자분리층(3)이 일부 제거되어 스토리지 노드 컨택홀(BH)이 형성될 수 있다. 제2 서브 스페이서(18)와 제3 서브 스페이서(20)도 일부 제거될 수 있다. 스토리지 노드 컨택홀(BH)을 채우는 스토리지 노드 컨택(BC)이 형성되기 전에, 불소를 포함하는 에천트를 이용하여 스토리지 노드 컨택홀(BH) 내부에 형성될 수 있는 자연 산화막을 제거하는 세정 공정이 진행될 수 있다.
도 28 및 도 29를 참조하면, 스토리지 노드 컨택홀(BH)이 도전막으로 채워질 수 있다. 예를 들어, 도전막은 불순물이 도핑된 폴리실리콘막이 적층되어 형성될 수 있다. 도전막이 리세스되어 제2 캡핑막 패턴(14)의 상부면보다 낮은 상부면을 가지는 스토리지 노드 컨택(BC)이 형성될 수 있다. 이후에, 확산 방지 패턴(34)이 형성될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시 예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
1: 기판 3: 소자분리층
6s: 제1 불순물 주입 영역 6d: 제2 불순물 주입 영역
7: 제1 캡핑막 패턴 9: 제1 절연막
10: 제1 컨택 스페이서 14: 제2 캡핑막 패턴
16: 제1 서브 스페이서 18: 제2 서브 스페이서
16a: 연장부
20: 제2 컨택 스페이서 23: 제1 비트라인 스페이서
26: 제2 비트라인 스페이서 30: 제3 비트라인 스페이서
SSl: 하부 스페이서 SSh: 상부 스페이서
WL: 워드라인
DC: 비트라인 노드 컨택 BC: 스토리지 노드 컨택
SS: 스페이서 BL: 비트라인
BLa: 제1 비트라인 BLb: 제2 비트라인
BC: 스토리지 노드 컨택 LP: 랜딩 패드
DSP: 저장부

Claims (10)

  1. 기판;
    상기 기판 상에 배치되며 서로 이격되는 제1 불순물 주입 영역 및 제2 불순물 주입 영역;
    상기 제1 불순물 주입 영역과 접하는 스토리지 노드 컨택;
    상기 제2 불순물 주입 영역과 전기적으로 연결되며 상기 기판을 가로지르는 비트라인;
    상기 비트라인과 상기 제2 불순물 주입 영역 사이에 배치되는 비트라인 노드 컨택; 및
    상기 스토리지 노드 컨택과 상기 비트라인 사이 및 상기 스토리지 노드 컨택과 상기 비트라인 노드 컨택 사이에 배치되는 스페이서를 포함하되,
    상기 스토리지 노드 컨택은,
    제1 너비를 가지는 상부 컨택과, 상기 상부 컨택의 하부에서 상기 제1 너비보다 넓은 제2 너비를 가지는 하부 컨택을 포함하는 반도체 소자.
  2. 제1항에 있어서,
    상기 하부 컨택은,
    상기 비트라인 노드 컨택의 상면보다 높은 레벨에서 상기 제2 너비를 가지는 반도체 소자.
  3. 제1항에 있어서,
    상기 하부 컨택은,
    양 측벽이 상기 상부 컨택의 양 측벽보다 외측으로 확장된 반도체 소자.
  4. 제1항에 있어서,
    상기 스페이서는,
    상기 비트라인 노드 컨택의 측벽에 접하며, 상기 스토리지 노드 컨택과 이격되는 제1 서브 스페이서; 및
    상기 제1 서브 스페이서와 상기 스토리지 노드 컨택에 접하는 제2 서브 스페이서를 포함하며,
    상기 제1 서브 스페이서와 상기 제2 서브 스페이서는 산화물을 포함하는 반도체 소자.
  5. 제4항에 있어서,
    상기 스페이서는,
    상기 스토리지 노드 컨택에 접하며, 적어도 일부가 상기 제2 서브 스페이서로 둘러싸이는 제3 서브 스페이서를 더 포함하는 반도체 소자.
  6. 제5항에 있어서,
    상기 제3 서브 스페이서는 질화물을 포함하는 반도체 소자.
  7. 제1항에 있어서,
    상기 비트라인은,
    상기 비트라인 노드 컨택의 폭과 동일한 제1 폭을 갖는 제1 비트라인; 및
    상기 제1 비트라인 상에 배치되며, 상기 제1 폭보다 넓은 제2 폭을 갖는 제2 비트라인을 포함하는 반도체 소자.
  8. 기판;
    상기 기판 상에 배치되는 서로 이격되는 제1 불순물 주입 영역 및 제2 불순물 주입 영역;
    상기 제1 불순물 주입 영역과 접하는 스토리지 노드 컨택;
    상기 제2 불순물 주입 영역과 전기적으로 연결되며 상기 기판을 가로지르는 비트라인;
    상기 비트라인과 상기 제2 불순물 주입 영역 사이에 배치되는 비트라인 노드 컨택; 및
    상기 스토리지 노드 컨택과 상기 비트라인 사이 및 상기 스토리지 노드 컨택과 상기 비트라인 노드 컨택 사이에 배치되는 스페이서를 포함하되,
    상기 스페이서는,
    상기 스토리지 노드 컨택과 상기 비트라인 노드 컨택에 접하며, 산화물을 포함하는 제1 컨택 스페이서; 및
    상기 비트라인과 상기 제1 컨택 스페이서에 접하며, 질화물을 포함하는 제1 비트라인 스페이서를 포함하는 반도체 소자.
  9. 제8항에 있어서,
    상기 제1 컨택 스페이서는,
    상기 비트라인 노드 컨택에 접하는 제1 부분의 두께가 상기 스토리지 노드 컨택에 접하는 제2 부분의 두께보다 두꺼운 반도체 소자.
  10. 제8항에 있어서,
    상기 스토리지 노드 컨택은,
    측벽에 단차를 가지며, 하부의 폭이 상부의 폭보다 넓은 반도체 소자.


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