KR20180129122A - 확대된 콘택홀과 랜딩 패드를 갖는 반도체 소자 형성 방법 및 관련된 소자 - Google Patents

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Abstract

기판 상에 복수의 라인 패턴을 형성한다. 상기 라인 패턴의 측면에 스페이서 구조물을 형성한다. 서로 대향하는 두 개의 측면이 상기 스페이서 구조물에 의해 규정되는 개구부를 상기 라인 패턴의 사이에 형성한다. 상단이 상기 라인 패턴의 상단보다 낮은 레벨에 형성되도록 제1 도전체를 상기 개구부 내에 형성한다. 상기 스페이서 구조물의 상부 일부를 식각하여 상기 개구부의 상부에 그 하부보다 폭이 더 확장된 확장부를 형성한다. 상기 제1 도전체 상에 제2 도전체를 형성하여 상기 확장부를 채운다. 상기 확장부는 상기 식각에 의해 상기 기판 측을 향해 오목하게 형성되는 오목부를 포함한다. 상기 제2 도전체의 하단의 일부가 상기 오목부를 덮도록 형성되어 상기 제2 도전체의 폭이 상기 제1 도전체의 폭보다 더 확장된다.

Description

확대된 콘택홀과 랜딩 패드를 갖는 반도체 소자 형성 방법 및 관련된 소자{METHOD OF FORMING SEMICONDUCTOR DEVICE INCLUDING ENLARGED CONTACT HOLE AND LANDING PAD AND RELATED DEVICE}
본 개시는 확대된 콘택홀과 랜딩 패드를 갖는 반도체 소자 형성 방법 및 관련된 소자에 관한 것이다.
전자부품의 성능이 고집적화, 저소비전력화, 고속동작화를 요구하면서 반도체 소자 내부의 회로 및 구조가 더욱 미세화되고 있다. 이에 따라 증착 공정이나 식각 공정에서의 미세한 미스얼라인먼트나 공정 산포에 의한 불량이 발생할 위험 요소들이 더 많아지고 있다. 따라서, 충분한 공정 마진을 확보하는 공정 기술을 개발함으로써 보다 더 향상된 신뢰성을 갖는 반도체 소자가 요구되고 있다.
본 개시는 고집적화에 따라 보다 향상된 신뢰성을 갖는 반도체 소자 및 그 제조 방법을 개시한다.
본 개시의 일 실시예에 따른 반도체 소자 형성 방법은 기판 상에 복수의 라인 패턴을 형성한다. 상기 라인 패턴의 측면에 스페이서 구조물을 형성한다. 서로 대향하는 두 개의 측면이 상기 스페이서 구조물에 의해 규정되는 개구부를 상기 라인 패턴의 사이에 형성한다. 상단이 상기 라인 패턴의 상단보다 낮은 레벨에 형성되도록 제1 도전체를 상기 개구부 내에 형성한다. 상기 스페이서 구조물의 상부 일부를 식각하여 상기 개구부의 상부에 그 하부보다 폭이 더 확장된 확장부를 형성한다. 상기 제1 도전체 상에 제2 도전체를 형성하여 상기 확장부를 채운다. 상기 확장부는 상기 식각에 의해 상기 기판 측을 향해 오목하게 형성되는 오목부를 포함한다. 상기 제2 도전체의 하단의 일부가 상기 오목부를 덮도록 형성되어 상기 제2 도전체의 폭이 상기 제1 도전체의 폭보다 더 확장된다.
본 개시의 일 실시예에 따른 반도체 소자 형성 방법은 기판 상에 복수의 라인 패턴을 형성한다. 상기 라인 패턴의 측면에 스페이서 구조물을 형성한다. 서로 대향하는 두 개의 측면이 상기 스페이서 구조물에 의해 규정되는 개구부를 상기 라인 패턴의 사이에 형성한다. 상단이 상기 라인 패턴의 상단보다 낮은 레벨에 형성되도록 제1 도전체를 상기 개구부 내에 형성한다. 상기 스페이서 구조물의 상부 일부를 식각하여 상기 개구부의 상부에 그 하부보다 폭이 더 확장된 확장부를 형성한다. 상기 제1 도전체 상에 제2 도전체를 형성하여 상기 확장부를 채우는 것을 포함한다. 상기 확장부는 상기 식각에 의해 실질적으로 평탄하게 형성되는 식각면을 포함한다. 상기 제2 도전체의 하단의 일부가 상기 식각면을 덮도록 형성되어 상기 제2 도전체의 폭이 상기 제1 도전체의 폭보다 더 확장된다. 상기 스페이서 구조물을 식각하여 상기 개구부를 확장하는 것은 pH가 3 이하이고 산화막과 질화막에 대한 식각 선택비가 10:1 이하인 식각액에 의해 습식 식각하는 것을 포함한다.
본 개시의 일 실시예에 따른 반도체 소자 형성 방법은 기판 상에 복수의 라인 패턴을 형성한다. 상기 라인 패턴의 측면에 스페이서 구조물을 형성한다. 서로 대향하는 두 개의 측면이 상기 스페이서 구조물에 의해 규정되는 개구부를 상기 라인 패턴의 사이에 형성한다. 상단이 상기 라인 패턴의 상단보다 낮은 레벨에 형성되도록 제1 도전체를 상기 개구부 내에 형성한다. 상기 스페이서 구조물의 상부 일부를 식각하여 상기 개구부의 상부에 그 하부보다 폭이 더 확장된 확장부를 형성한다. 상기 제1 도전체 상에 제2 도전체를 형성하여 상기 확장부를 채운다. 상기 확장부는 상기 식각에 의해 형성되는 식각면을 포함한다. 상기 식각면은 상기 제1 도전체의 상단보다 더 높은 레벨에 위치한다. 상기 제2 도전체의 하단의 일부가 상기 식각면을 덮도록 형성되어 상기 제2 도전체의 폭이 상기 제1 도전체의 폭보다 더 확장된다.
본 개시에 따르면, 보다 향상된 신뢰성을 갖는 고집적화된 반도체 소자, 그 제조 방법 및 전자 디바이스를 제공할 수 있다.
도 1a는 본 개시의 일 실시예에 따른 반도체 소자의 구조를 개략적으로 나타낸 평면도이다.
도 1b 내지 도1e는 각각 도 1a의 A-A'선, B-B'선, C-C'선 및 D-D'선에 따른 단면도이다.
도 2a 및 도2b는 도1b의 E선을 따라 절취한 단면의 일부를 나타낸 부분 절단 사시도이다.
도2c 내지 도 2e는 본 개시의 일 실시예에 따른 스페이서 구조물의 확장부를 설명하기 위한 단면 모식도이다.
도 3a 내지 도 10c는 본 개시의 일 실시예에 따른 반도체 소자의 제조 공정을 개략적으로 나타낸 평면도 및 A-A'선과 D-D'선을 따라 각각 취해진 단면도들이다.
도 11는 본 개시의 일 실시예에 따른 반도체 소자를 포함하는 전자 시스템을 도시한 블록도이다.
도 1a는 본 개시의 일 실시예에 따른 반도체 소자의 구조를 개략적으로 도시한 평면도이다. 도 1b는 도 1a의 A-A'선을 따른 단면도이다. 도 1c는 도 1a의 B-B'선을 따른 단면도이다. 도1d는 도1a의 C-C'선을 따른 단면도이다. 도1e는 도1a의 D-D'선을 따른 단면도이다. 본 개시의 일 실시예에 따른 반도체 소자는 디램(DRAM)을 포함할 수 있다.
도 1a 내지 도1e를 참조하면, 본 개시의 일 실시예에 따른 반도체 소자(10)는 기판(100) 상에 형성되는 트랜지스터(TR), 제1 콘택부(DC), 비트 라인 구조체(BLS), 제2 콘택부(BC) 및 커패시터(CAP)를 포함할 수 있다.
기판(100)은 반도체 소자의 하부에 제공될 수 있다. 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄 등을 포함하는 반도체 기판 또는 화합물 반도체 기판일 수 있다. 일 실시예에 있어서 기판(100)은 p형 반도체 기판일 수 있다. 기판(100)은 소자 분리 영역(102)과 활성 영역(104)을 포함할 수 있다. 소자 분리 영역(102)은 활성 영역(104)의 주위를 절연 물질로 매립한 영역일 수 있다. 절연 물질은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물 중 하나를 포함할 수 있다. 활성 영역(104)은 소자 분리 영역(102)에 의해 둘러싸여 기판(100) 내의 고립된 영역을 형성할 수 있다. 일 실시예에 있어서 활성 영역(104)은 도 1a에 도시된 바와 같은 형상과 패턴으로 형성될 수 있다.
활성 영역(104)에는 트랜지스터(TR)가 형성될 수 있다. 각각의 트랜지스터(TR)는 게이트 절연막(202), 게이트 전극(204), 게이트 캡핑막(208), 제 1 불순물 영역(206a) 및 제 2 불순물 영역(206b)을 포함할 수 있다.
일 실시예에 있어서 기판(100) 상에는 트랜지스터(TR)를 형성하기 위해 리세스(recess) 영역(201)이 형성될 수 있다. 리세스 영역(201)은 제2 방향(D2)을 따라 일정한 폭의 라인 패턴으로 연장될 수 있다. 일 실시예에 있어서 한 쌍의 리세스 영역(201)이 활성 영역(104)의 양측 가장자리 부위에 형성될 수 있다. 리세스 영역(201)의 내측면에는 게이트 절연막(202))이 형성될 수 있다. 게이트 절연막(202))은 실리콘 산화물 또는 실리콘 산질화물과 같은 절연 물질이나, 하프늄 산화물, 알루미늄 산화물 또는 지르코늄 산화물과 같은 금속 산화물을 포함할 수 있다. 게이트 절연막(202) 상에는 게이트 전극(204)이 배치될 수 있다.
게이트 전극(204)은 리세스 영역(201)의 하부에 매립될 수 있다. 게이트 전극(204)은 불순물이 도핑된 폴리실리콘, 텅스텐과 같은 금속, 티탄 질화물과 같은 금속 화합물 등의 도전 물질을 포함할 수 있다. 일 실시예에 있어서 한 쌍의 게이트 전극(204)이 활성 영역(104)의 양측 가장자리 부위에 형성될 수 있다. 게이트 전극(204)은 워드 라인(WL)을 형성할 수 있다.
게이트 전극(204) 상에는 게이트 캡핑막(208)이 배치될 수 있다. 게이트 캡핑막(208)은 리세스 영역(201)의 상부를 채울 수 있다. 게이트 캡핑막(208)은 절연 물질을 포함할 수 있다. 일 실시예에 있어서 게이트 캡핑막(208)은 질화막일 수 있다.
일 실시예에 있어서 제1 불순물 영역(206a)은 한 쌍의 게이트 전극(204) 사이에 위치하는 활성 영역(104)의 중심 부위에 배치될 수 있다. 제2 불순물 영역(206b)은 한 쌍의 게이트 전극(204) 양측에 위치하는 활성 영역(104)의 양측 가장자리 부위에 형성될 수 있다. 제1 및 제2 불순물 영역(206a, 206b)은 n형 불순물로 도핑될 수 있다. 제1 및 제2 불순물 영역(206a, 206b)은 소스 및/또는 드레인 영역으로 각각 기능할 수 있다.
트랜지스터(TR)가 형성된 기판(100) 상에는 제1 층간 절연막(122)이 형성될 수 있다. 제1 층간 절연막(122)은 상술한 절연 물질을 포함하는 단일막 또는 다중막일 수 있다. 일 실시예에 있어서 각각의 제1 층간 절연막(122)은 인접하는 두 개의 활성 영역(104)의 제2 불순물 영역(206b)을 동시에 덮는 영역 상에 대략 타원 형상을 갖는 고립된 섬 형태로 패터닝될 수 있다. 제1 층간 절연막(122)은 평면적으로 도1에 도시된 바와 같은 형상과 패턴으로 형성될 수 있다.
제1 콘택부(DC)는 활성 영역(104)의 제1 불순물 영역(206a) 상에 형성될 수 있다. 제1 콘택부(DC)는 후술하는 비트 라인(BL)과 활성 영역(104)의 제1 불순물 영역(206a)을 전기적으로 연결하는 다이렉트 콘택(Direct Contact)을 형성할 수 있다. 제1 콘택부(DC)는 제1 콘택홀(302) 내에 배치되는 제1 콘택 플러그(304) 및 절연 스페이서(306)를 포함할 수 있다.
제1 콘택홀(302)은 제1 층간 절연막(122)의 패턴을 제외한 기판(100)의 영역을 식각하여 형성할 수 있다. 제1 콘택홀(302)은 활성 영역(104)의 제1 불순물 영역(206a)을 포함하는 영역에 형성되어 제1 불순물 영역(206a)을 노출시킬 수 있다. 일 실시예에 있어서 제1 콘택홀(302)은 활성 영역(104)의 제1 불순물 영역(206a), 이에 인접하는 소자 분리 영역(102) 및 게이트 캡핑막(208)의 일부를 관통하여 하단부가 기판(100)의 표면보다 낮게 위치될 수 있다.
제1 콘택 플러그(304)는 제1 콘택홀(302)의 내부에 노출된 제1 불순물 영역(206a) 상에 매립되어 전기적으로 접속될 수 있다. 일 실시예에 있어서 각각의 제1 콘택 플러그(304)는 제3 방향(D3)을 따라 인접하는 두 개의 제1 층간 절연막(122) 사이에 대략 바 형태로 형성될 수 있다. 제1 콘택 플러그(304)의 하단은 게이트 캡핑막(208)에 의해 게이트 전극(204)과 절연될 수 있다. 제1 콘택 플러그(304)는 상술한 도전 물질을 포함할 수 있다. 일 실시예에 있어서 제1 콘택 플러그(304)는 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
절연 스페이서(306)는 제1 콘택홀(302)의 내측면과 제1 콘택 플러그(304) 사이에 배치될 수 있다. 절연 스페이서(306)는 제1 콘택홀(302)의 내부에 절연 물질을 매립하여 제1 콘택 플러그(304)의 제2 방향(D2)의 두 외측면을 둘러쌀 수 있다. 절연 스페이서(306)는 제1 콘택 플러그(304)와 이에 인접하는 제2 콘택부(BC) 사이를 절연할 수 있다. 일 실시예에 있어서 절연 스페이서(306)의 상부면은 제1 층간 절연막(122)의 상부면과 실질적으로 공면을 이룰 수 있다. 절연스페이서(306)은 상술한 절연 물질을 포함할 수 있다. 일 실시예에 있어서 절연 스페이서(306)은 질화막일 수 있다.
제1 콘택부(DC) 상에는 비트 라인 구조체(BLS)가 배치될 수 있다. 비트 라인 구조체(BLS)는 비트 라인(BL)과 하드 마스크 패턴(314)이 순차적으로 적층된 구조를 포함할 수 있다. 비트 라인 구조체(BLS)는 본 개시에 있어서의 "라인 패턴"의 일 실시예일 수 있다.
비트 라인(BL)은 활성 영역(104)의 제1 불순물 영역(206a) 상을 통과하도록 형성될 수 있다. 각각의 비트 라인(BL)은 워드 라인(WL)을 가로지르는 제3 방향(D3)을 따라 일정한 폭을 갖는 라인 패턴으로 서로 평행하게 배열될 수 있다. 비트 라인(BL)은 단층 또는 복층 구조를 가질 수 있다. 일 실시예에 있어서 비트 라인(BL)은 차례로 적층된 폴리실리콘층(304a, 304b)과 금속 함유층(312)을 포함할 수 있다. 폴리실리콘층(304a, 304b)은 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 금속 함유층(312)은 텅스텐, 티타늄, 탄탈륨 등과 같은 금속이나, 이들의 질화물과 같은 도전성 금속 질화물을 포함할 수 있다. 폴리실리콘층(304a, 304b)은 제1 층간 절연막9122) 상에 위치하는 제1 폴리실리콘 패턴(304a)과, 활성 영역(102)의 제1 불순물 영역(206a) 상에 위치하는 제2 폴리실리콘 패턴(304b)을 포함할 수 있다. 제2 폴리실리콘 패턴(304b)의 하부에는 콘택 플러그(304)가 일체로 형성될 수 있다. 이에 따라 비트 라인(BL)은 제3 방향(D3)을 따라 제1 콘택홀(302) 내에 매립된 복수의 제1 콘택 플러그(304)를 서로 전기적으로 연결하는 도전 라인을 형성할 수 있다. 비트 라인(BL)은 제1 콘택 플러그(304)에 의해 트랜지스터(TR)의 제1 불순물 영역(206a)과 전기적으로 연결될 수 있다.
하드 마스크 패턴(314)은 비트 라인(BL) 상에 배치될 수 있다. 각각의 하드 마스크 패턴(314)은 비트 라인(BL) 상에서 서로 평행하게 제3 방향(D3)으로 연장될 수 있다. 하드 마스크 패턴(314)은 상술한 절연 물질을 포함할 수 있다. 일 실시예에 있어서 하드 마스크 패턴(314)은 질화막일 수 있다.
비트 라인 구조체(BLS)의 양 측면에는 비트 라인(BL)과 제2 콘택부(BC) 사이를 절연하는 스페이서 구조물(SS)이 배치될 수 있다. 본 개시의 일 실시예에 따른 스페이서 구조물(SS)에 관해서는 도2a 내지 도2e를 참조하여 후술하기로 한다.
하드 마스크 패턴(314) 사이에는 절연 펜스(124)가 배치될 수 있다. 평면도에서 볼 때 절연 펜스(124)는 워드 라인(WL)과 수직적으로 중첩되는 상부에 제2 방향(D2)을 따라 배치될 수 있다. 절연 펜스(124)는 인접하는 두 비트 라인 구조체(BLS)의 서로 대향하는 측면에 형성된 스페이서 구조물(SS)에 연결될 수 있다. 절연 펜스(124)는 스페이서 구조물(SS)과 함께 후술하는 제2 콘택부(BC) 사이를 절연할 수 있다. 절연 펜스(124)는 상술한 절연 물질을 포함할 수 있다. 일 실시예에 있어서 절연 펜스(124)는 질화막일 수 있다.
하드 마스크 패턴(314) 및 절연 펜스(124)에 의해 둘러싸인 공간에는 제2 콘택홀(412)이 형성될 수 있다. 제2 콘택홀(412)은 본 개시에 있어서의 "개구부"의 일 실시예일 수 있다. 제2 콘택홀(412)은 하드 마스크 패턴(314) 및 절연 펜스(124)로 둘러싸인 공간 내에서 제1 층간 절연막(122)을 관통하여 활성 영역(104)의 제2 불순물 영역(110b)을 노출시키도록 형성될 수 있다. 제2 콘택홀(412)의 하단부는 제1 층간 절연막(122), 절연 스페이서(306)의 측면 일부, 활성 영역(104) 및 소자 분리 영역(102)의 상부 일부를 관통하여 형성될 수 있다. 제2 콘택홀(412)의 하단부는 기판(100)의 표면보다 낮을 수 있다.
제2 콘택홀(412) 내에는 제2 콘택부(BC)가 배치될 수 있다. 제2 콘택부(BC)는 본 개시에 있어서의 "도전 구조체"의 일 실시예일 수 있다. 일 실시예에 있어서 한 쌍의 제2 콘택부(BC)가 활성 영역(104)의 양측 가장자리 부위에 위치하는 두 개의 제2 콘택홀(412) 내에 활성 영역(104)의 중심에 대해 점대칭으로 배치될 수 있다. 각각의 제2 콘택부(BC)는 활성 영역(104)의 양측 가장자리에 형성된 한 쌍의 제2 불순물 영역(206b)에 각각 전기적으로 연결될 수 있다. 이에 따라 활성 영역(104)의 제2 불순물 영역(206b)으로부터 제2 콘택부(BC)를 통과하는 두 개의 도전 경로가 형성될 수 있다.
일 실시예에 있어서 제 2 콘택부(BC)는 스토리지 노드 콘택부일 수 있다. 제2 콘택부(BC)는 제2 콘택홀(412)의 하부에서부터 제2 콘택 플러그(414), 금속 실리사이드막(415), 배리어막(417) 및 랜딩 패드(418)가 차례로 적층된 구조를 가질 수 있다. 일 실시예에서, 제2 콘택 플러그(414)는 베리드 콘택(buried contact)으로 지칭될 수 있다.
제2 콘택 플러그(414)는 상술한 도전 물질을 제2 콘택홀(412)의 하부에 매립하여 형성될 수 있다. 제2 콘택 플러그(414)는 본 개시에 있어서의 일 실시예에 있어서 "제1 도전체"의 일 실시예일 수 있다. 본 개시에 있어서의 "제1 도전체"는 제2 콘택 플러그(414) 상에 형성되는 금속 실리사이드막(415)을 포함하는 개념일 수 있다. 도전 물질은 제2 콘택홀(412)의 가장자리로부터 중심 부위를 향해 채워질 수 있다. 도전 물질이 제2 콘택홀(412)에 채워지는 동안, 제2 콘택 플러그(414)의 중심 부위에는 도전 물질이 서로 만나는 지점에 시임(seam)이 생길 수 있다. 제2 콘택 플러그(414)의 하부에는 공극(void)(도시되지 않음)이 생길 수 있다. 일 실시예에 있어서 제2 콘택 플러그(414)는 불순물이 도핑된 폴리실리콘일 수 있다.
제2 콘택 플러그(414) 상에는 금속 실리사이드막(415)이 형성될 수 있다. 금속 실리사이드막은 티타늄실리사이드, 코발트 실리사이드, 니켈 실리사이드, 텅스텐 실리사이드, 백금 실리사이드 또는 몰리브덴 실리사이드 중 하나를 포함할 수 있다. 금속 실리사이드막(415)이 형성된 제2 콘택홀(412)의 내측면에는 배리어막(417)이 컨포멀하게 형성될 수 있다. 배리어막(417)은 후술하는 랜딩 패드(418)의 상부면을 제외한 측면과 하부면을 둘러쌀 수 있다. 일 실시예에 있어서 배리어막(417)은 티타늄 질화물을 포함할 수 있다.
배리어막(417)이 형성된 제2 콘택홀(412) 내에는 랜딩 패드(418)가 형성될 수 있다. 랜딩 패드(418)는 본 개시에 있어서의 "제2 도전체"의 일 실시예일 수 있다. 본 개시에 있어서의 "제2 도전체"는 랜딩 패드(418)를 덮는 배리어막(417)을 포함하는 개념일 수 있다. 일 실시예에 있어서 랜딩 패드(418)는 후술하는 커패시터(CAP)를 제2 콘택부(BC)와 전기적으로 연결하는 부분일 수 있다. 랜딩 패드(418)는 텅스텐과 같은 금속을 포함할 수 있다.
랜딩 패드(418)는 콘택부(418a), 넥부(418b) 및 패드부(418c)를 포함할 수 있다. 일 실시예에 있어서 랜딩 패드(418)의 콘택부(418a), 넥부(418b) 및 패드부(418c)는 기판(100)의 표면과 수직하는 방향의 단면도에서 볼 때 대략 말머리 형상으로 연결될 수 있다. 콘택부(418a)는 제2 콘택홀(412) 내에 매립되고 기판(100)의 깊이 방향을 따라 연장될 수 있다. 배리어막(417)에 의해 둘러싸인 콘택부(418a)의 하부는 금속 실리사이드막(415)을 통해 제2 콘택 플러그(414)와 전기적으로 연결될 수 있다. 콘택부(418a)의 상부로부터 넥부(418b)가 연장될 수 있다. 넥부(418b)는 제2 콘택홀(412)의 상부 일부를 채울 수 있다. 제2 방향(D2)에 있어서 넥부(418a)의 일부는 식각에 의해 제거될 수 있다. 이에 따라 넥부(418b)의 제2 방향(D2)으로의 폭 또는 두께는 콘택부(418a) 및 패드부(418c)보다 작을 수 있다. 넥부(418b)의 상부로부터 패드부(418c)가 연장될 수 있다. 패드부(418c)는 제2 콘택홀(412)의 외측으로 돌출되어 제2 방향(D2) 및/또는 제3 방향(D3)을 따라 확장될 수 있다. 평면도에서 볼 때 패드부(418c)의 제2 방향(D2) 및/또는 제3 방향(D3)으로의 폭 또는 두께는 콘택부(418a)보다 클 수 있다. 패드부(418c)가 차지하는 평면 면적은 콘택부(418a)가 차지하는 평면 면적보다 클 수 있다. 일 실시예에 있어서 패드부(418c)는 콘택부(418a)로부터 제2 방향(D2)으로 소정의 간격만큼 쉬프트되어 배치될 수 있다. 패드부(418c)는 도 1a에 도시된 바와 같이 제3 방향(D3)을 따라 제2 콘택홀(412) 상에 지그재그 형상으로 배치될 수 있다.
랜딩 패드(418)의 주위에는 리세스(125)가 형성될 수 있다. 리세스(125)는 랜딩 패드(418)의 패드부(418c) 주위를 둘러싸도록 형성될 수 있다. 인접하는 랜딩 패드(418)는 리세스(125)에 의해 서로 이격될 수 있다. 리세스(125)는 랜딩 패드(418), 배리어막(417), 스페이서 구조물(SS) 및 하드 마스크 패턴(314)의 각각의 상부 일부를 제거하여 형성될 수 있다. 이 과정에서 제2 콘택홀(412)의 상부에 위치한 랜딩 패드(418)의 일부도 제거될 수 있다. 리세스(125)는 제2 층간 절연막(126)에 의해 매립될 수 있다. 제2 층간 절연막(126) 상에는 식각 저지막(129)이 형성될 수 있다. 제2 층간 절연막(126) 및 식각 저지막(129)은 상술한 절연 물질을 포함할 수 있다. 식각 저지막(129)을 패터닝하여 랜딩 패드(418)의 패드부(418c)를 노출시킬 수 있다. 랜딩 패드(418)의 패드부(418c) 상에는 커패시터(CAP)가 배치될 수 있다.
커패시터(CAP)는 하부 전극(502), 유전막(504) 및 상부 전극(506)을 포함할 수 있다. 일 실시예에 있어서 하부 전극(502)은 대략 하부가 폐쇄되고 상부가 개방된 실린더(cylinder) 형상을 가질 수 있다. 하부 전극(502)은 상술한 도전 물질을 포함할 수 있다. 유전막(504)은 하부 전극(502)의 내측면 및 외측면을 따라 컨포멀하게 형성될 수 있다. 유전막(504)은 고유전물(high-K dielectric), 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 유전막(504)은 알루미늄 산화물, 지르코늄 산화물 또는 하프늄 산화물과 같은 고유전막(high-K dielectric layer)을 포함할 수 있다. 상부 전극(506)은 유전막(316)이 형성된 하부 전극(502)의 내부를 매립하면서 하부 전극(502)상에 배치될 수 있다. 상부 전극(506)은 상술한 도전 물질을 포함할 수 있다.
커패시터(CAP)는 본 개시에 있어서의 "신호 저장부"의 일 실시예일 수 있다. 본 개시에 있어서의 "신호 저장부"가 이러한 형태로만 한정되는 것은 아니며, 상술한 도전 경로를 이용하는 다양한 형태의 신호 저장 수단을 포함할 수 있다. 예를 들면, 상기 랜딩 패드(418) 상에 자기터널접합(magnetic tunnel junction; MTJ), 상변화(phase change) 패턴, 저항 변화(resistive change) 패턴, 또는 이들의 조합이 형성될 수 있다.
이하에서는 본 개시의 일 실시예에 따른 스페이서 구조물(SS)에 대해 도 2a 내지 도 2e를 참조하여 상세히 설명한다.
도 2a 내지 도 2e는 본 개시의 일 실시예에 따른 스페이서 구조물(SS)의 구조를 개략적으로 나타낸 도면들이다. 도 2a는 도 1b의 E선을 따라 절취한 부분 절단 사시도이다. 도 2b는 도 2a에서 제2 콘택부(BC)를 제거한 상태의 스페이서 구조물(SS)의 구조를 개략적으로 나타낸 부분 절단 사시도이다. 도 2c 내지 도 2e는 본 개시의 일 실시예에 따른 스페이서 구조물(SS)에 구비된 확장부(405)의 다양한 실시예를 설명하는 단면 모식도이다.
도 2a 및 도 2b를 참조하면, 본 개시의 일 실시예에 따른 반도체 소자(10)는 스페이서 구조물(SS)을 포함할 수 있다. 스페이서 구조물(SS)은 인접하는 비트 라인 구조체(BLS) 사이에 배치되는 제1 내지 제4 스페이서(404, 406, 408, 409)를 포함할 수 있다.
제1 내지 제3 스페이서(404, 406, 408)는 비트 라인 구조체(BLS)의 양 측면에 순차적으로 적층될 수 있다. 제1 스페이서(404)는 제3 방향(D3)을 따라 비트 라인 구조체(BLS)의 양 측면을 덮을 수 있다. 일 실시예에 있어서 제1 스페이서(404)는 비트 라인(BL) 및 하드 마스크 패턴(314)의 측면 전부를 덮거나, 하드 마스크 패턴(314)의 상부 일부를 노출시킬 수 있다. 제1 스페이서(404)는 본 개시에 있어서의 "내측 스페이서"의 일 실시예일 수 있다. 제2 스페이서(406)는 비트 라인 구조체(BLS)를 덮고 있는 제1 스페이서(404)의 노출된 외측면을 피복하도록 제3 방향(D3)을 따라 연장될 수 있다. 제3 스페이서(408)는 제1 스페이서(404)를 덮고 있는 제2 스페이서(406)의 노출된 외측면을 피복하도록 제3 방향(D3)을 따라 연장될 수 있다. 제2 스페이서(406) 및 제3 스페이서(408)은 각각 본 개시에 있어서의 "중간 스페이서" 및 "외측 스페이서"의 일 실시예일 수 있다. 일 실시예에 있어서 제3 스페이서(408)의 상부면은 제1 및/또는 제2 스페이서(404, 406)의 상부면과 실질적으로 공면(coplanar)을 이루거나, 상이한 높이를 가질 수 있다. 제1 내지 제3 스페이서(404, 406, 408)는 상술한 절연 물질을 포함할 수 있다. 일 실시예에 있어서 제1 스페이서(404)는 질화막일 수 있다. 제2 스페이서(406)는 산화막일 수 있다. 제3 스페이서(408)는 질화막일 수 있다.
제1 스페이서(404)는 후술하는 제2 및 제3 스페이서(406. 408)의 상부 일부를 식각할 때 식각 저지막으로 기능할 수 있다. 일 실시예에 있어서 제1 스페이서(404)는 제2 및/또는 제3 스페이서(406, 408)에 대해 식각 선택비를 가질 수 있다. 제1 스페이서(404)는 제2 및 제3 스페이서(406, 408, 409)보다 고밀도막일 수 있다. 일 실시예에 있어서 제1 스페이서(404)는 실리콘 산질화막을 포함할 수 있다.
제2 스페이서(406)는 제3 스페이서(408)와 함께 및/또는 독립적으로 비트 라인(BL)과 제2 콘택부(BC) 사이를 충분히 이격시키는 기능을 수행할 수 있다. 일 실시예에 있어서 제2 스페이서(406)의 막 두께는 제1 및/또는 제3 스페이서(404, 408)보다 더 두꺼울 수 있다. 제3 스페이서(408)의 막 두께는 제1 스페이서(404)보다 더 두꺼울 수 있다. 일 실시예에 있어서 제1 스페이서(404)의 두께는 대략 2nm 일 수 있다. 제2 스페이서(406)의 두께는 대략 6nm 일 수 있다. 제3 스페이서(408)의 두께는 대략 4nm 일 수 있다.
제2 스페이서(406)를 덮고 있지 않는 제3 스페이서(408)의 반대쪽 측면은 제2 콘택홀(412)에 노출될 수 있다. 이에 따라 제3 스페이서(408)는 제2 콘택홀(412)에 매립되는 제2 콘택 플러그(414) 및/또는 랜딩 패드(418)의 콘택부(418a)의 형상을 규정하는 제2 콘택홀(412)의 내측면의 일부를 형성할 수 있다.
인접하는 비트 라인 구조체(BLS) 사이에는, 제2 방향(D2)으로 서로 대향하는 비트 라인 구조체(BLS)의 양 측면에 형성된 제1 내지 제3 스페이서(404, 406, 408)에 의해 제2 방향(D2)으로 대향하는 제2 콘택홀(412)의 두 내측면이 규정될 수 있다. 제2 콘택홀(412)의 제3 방향(D3)으로 대향하는 양 측면에는 절연 펜스(124)가 위치할 수 있다. 절연 펜스(124)는 제3 방향(D3)을 따라 일정한 간격으로 인접하는 비트 라인 구조체(BLS) 사이를 연결할 수 있다. 이에 따라 제3 방향(D3)으로 서로 대향하는 인접하는 절연 펜스(124)의 양 측면에 의해 제3 방향(D3)으로 대향하는 제2 콘택홀(412)의 두 내측면이 규정될 수 있다. 제2 콘택홀(412)은 제1 내지 제3 스페이서(404, 406, 408)에 의해 규정되는 제2 방향(D2)으로의 두 내측면과, 절연 펜스(124)에 의해 규정되는 제3 방향(D3)으로의 두 내측면에 의해 둘러싸인 공간에 의해 일정한 패턴으로 형성될 수 있다. 이 제2 콘택홀(412)의 내부에는 상술한 제2 콘택부(BC)의 제2 콘택 플러그(414) 및 랜딩 패드(418)의 콘택부(418a)가 매립될 수 있다.
반도체 소자의 고집적화에 따라 디바이스 사이즈가 감소하면서 도전 패턴의 증착 공정이나 식각 공정에서의 미세한 미스얼라인먼트나 산포에 의해서도 도통 불량이나 성능 악화와 같은 신뢰성 문제가 나타날 수 있다. 이러한 문제를 줄이기 위해서는 도전 패턴의 사이즈를 키워서 충분한 공정 마진을 확보하는 것이 필요할 수 있다. 도전 패턴의 사이즈를 키우기 위해서는 도전 패턴이 형성되는 공간을 충분히 확보하는 것이 필요할 수 있다. 본 개시에 있어서 이러한 공간은 후술하는 "확장부"에 의해 확보될 수 있다.
도2a 및 도2b를 참조하면, 제2 콘택홀(412)에는 제2 콘택 플러그(414)가 매립될 수 있다. 제2 콘택 플러그(414)는 기판(100)의 전면에 걸쳐 상술한 도전 물질을 증착한 후, 평탄화 및 에치백 공정을 거쳐 제2 콘택홀(412) 내에 소정 높이로 형성할 수 있다. 제2 콘택 플러그(414)를 형성한 상태에서, 제2 방향(D2)으로 마주하는 제2 콘택홀(412)의 내측면을 형성하는 제2 및/또는 제3 스페이서(406, 408)의 상부 일부를 식각에 의해 제거할 수 있다. 이에 의해 제2 콘택홀(412)의 상부에 매립되는 랜딩 패드(418)는 그 하부에 위치하는 제2 콘택 플러그(414)보다 폭 또는 두께가 더 확장된 사이즈의 확장부(405)를 가질 수 있다. 이에 따라 후속 공정에서 충분한 공정 마진이 확보될 수 있다.
상술한 식각 공정에 의해 제2 및/또는 제3 스페이서(406, 408)의 상부가 제거됨으로써 제2 및/또는 제3 스페이서(406, 408)의 상부면의 높이가 제2 콘택홀(412) 내로 낮아질 수 있다. 이에 따라 제2 및/또는 제3 스페이서(406, 408)의 식각면의 적어도 일부가 제2 콘택홀(412)의 중간에 노출되어 제2 콘택홀(412) 내로 돌출할 수 있다.
제2 콘택홀(412) 내로 돌출된 제2 및/또는 제3 스페이서(406, 408)의 상부면 상에는 제4 스페이서(409)가 형성될 수 있다. 일 실시예에 있어서 제4 스페이서(409)의 하부면은 제2 스페이서(406)의 상부면 상에 위치할 수 있다. 제4 스페이서(409)의 일부는 제2 및/또는 제3 스페이서(406, 408)가 제거된 제2 콘택홀(412)의 제2 방향(D2)으로의 상부 내측면에 형성될 수 있다. 제4 스페이서(409)의 일부는 제1 스페이서(404)의 상부 외측면을 덮을 수 있다. 이에 의해 제2 콘택홀(412)의 제2 방향(D2)으로의 상부 내측면에는 제1 및 제4 스페이서(404, 406)을 포함하는 다중막 구조가 형성될 수 있다. 제4 스페이서(409)가 피복된 제2 콘택홀(412)의 상부 내측면에는 랜딩 패드(418)의 콘택부(418a)가 매립될 수 있다. 이에 따라 랜딩 패드(418)의 콘택부(418a)는 제1 스페이서(404), 제4 스페이서(404, 409) 및 하드 마스크 패턴(314)에 의해 비트 라인(BL)과 절연될 수 있다.
상술한 식각 과정에서 제2 콘택홀(412)의 제3 방향(D3)의 양 측면에 위치한 절연 펜스(124)의 상부 내측면의 일부도 제거될 수 있다. 제4 스페이서(409)의 일부는 식각되고 남은 절연 펜스(124)의 상부 내측면을 덮을 수 있다. 이에 따라 제2 콘택홀(412)의 상부 내측면은 제4 스페이서(409)에 의해 전면이 피복될 수 있다. 일 실시예에서, 제4 스페이서(409)는 캐핑층 또는 캐핑 스페이서로 지칭될 수 있다.
비트 라인(BL)이 인접하는 제1 스페이서(404)의 하부측에는 제1 내지 제3 스페이서(404, 406, 408)에 의한 삼중막 구조가 형성될 수 있다. 이에 의해 제1 내지 제3 스페이서(404, 406, 408)의 두께의 합계만큼 비트 라인(BL)과 제2 콘택 플러그(414) 사이의 간격을 이격시킬 수 있어 비트 라인(BL)과 제2 콘택 플러그(414) 사이의 절연의 신뢰성을 확보할 수 있다.
제4 스페이서(409)는 상술한 절연 물질을 포함할 수 있다. 일 실시예에 있어서 제4 스페이서(409)는 질화막일 수 있다. 제4 스페이서(409)는 상술한 식각 공정이 완료된 후에 막이 형성되므로 제2 콘택홀(412) 내에 노출되어 식각의 영향을 받는 제1 및/또는 제3 스페이서(404, 408)보다 저밀도막일 수 있다. 제4 스페이서(409)는 제1 스페이서(409)와 실질적으로 동일한 두께 또는 그보다 작은 두께를 가질 수 있다. 일 실시예에 있어서 제4 스페이서(409)의 막 두께는 대략 4nm 이하일 수 있다.
제2 및/또는 제3 스페이서(406, 408)의 상부가 식각되어 제거된 만큼, 제4 스페이서(409)의 외측면에 의해 형성되는 제2 콘택홀(412)의 상부 내측면은 제1 스페이서(404)쪽으로 더 함몰될 수 있다. 식각되지 않고 남은 제2 및/또는 제3 스페이서(406, 408)의 외측면에 의해 형성되는 제2 콘택홀(412)의 하부 내측면은 제2 콘택홀(412)의 내부로 돌출될 수 있다. 이에 따라 기판(100)의 표면에 수직하는 방향의 단면도에서 볼 때 제2 및/또는 제3 스페이서(406, 408)와 제 4 스페이서(409)와의 경계 부위에는 단차(405a)가 생길 수 있다.
즉, 제2 콘택홀(412)의 하부에 노출된 제3 스페이서(408)의 외측면과, 제2 콘택홀(412)의 상부에 노출된 제4 스페이서(409)의 외측면 사이에는, 제2 및/또는 제3 스페이서(406, 408)의 상부면과 제4 스페이서(409)의 하부면이 접하는 식각면을 경계로 하여, 제2 및/또는 제3 스페이서(406, 408)의 식각 두께와 제4 스페이서(409)의 두께의 차에 해당하는 만큼, 제2 콘택홀(412)의 상부가 그 하부보다 제4 스페이서(409)쪽으로 더 함몰되는 단차(405a)가 형성될 수 있다. 이 단차(405a)를 경계로 하여 제2 콘택홀(412)의 상부의 직경은 하부의 직경보다 더 확장될 수 있다.
단차(405a)는 식각되고 남은 제2 및/또는 제3 스페이서(406, 408)의 식각면 상에 위치할 수 있다. 랜딩 패드(418)를 형성하기 위해 제2 콘택홀(412) 내에 도전 물질을 매립하게 되면 단차(405a)가 형성된 제2 및/또는 제3 스페이서(406, 408)의 상부면 상에 콘택부(418a)의 측단 가장자리 부위 또는 측면의 최하단 부위가 형성될 수 있다. 이에 따라 단차(405a)가 형성된 부분에 있어서 랜딩 패드(418)의 콘택부(418a)의 폭 또는 두께는 상술한 단차(405a)의 크기만큼 더 외측으로 돌출되어 확장될 수 있다.
상술한 식각 과정에서 절연 펜스(124)의 상부 일부도 제거될 수 있다. 절연 펜스(124)의 일부가 식각되어 제거되는 만큼, 제3 방향(D3)으로 대향하는 제2 콘택홀(412)의 상부 내측면이 하부 내측면보다 절연 펜스(124)쪽으로 더 함몰되어 하부 내측면과의 사이에 단차(405b)가 형성될 수 있다. 이에 의해 단차(405b)가 형성된 부분에 있어서 랜딩 패드(418)의 콘택부(418a)의 폭 또는 두께는 단차(405b)의 크기만큼 더 외측으로 돌출되어 확장될 수 있다.
제2 및/또는 제3 스페이서(406, 408)와 절연 펜스(124)는 식각 선택비를 가질 수 있다. 절연 펜스(124)가 위치하는 제2 콘택홀(412)의 제3 방향(D3)으로의 내측면은 제1 내지 제3 스페이서(404, 406, 408)와 같은 삼중막 구조를 갖지 않기 때문에 상술한 식각 공정에 의한 제3 방향(D3)으로의 식각량이 제2 방향(D2)으로의 식각량과 상이할 수 있다. 이에 따라 절연 펜스(124)에 의해 형성되는 단차(405b)는 제2 및/또는 제3 스페이서(406, 408)에 의해 형성되는 단차(405a)와는 크기가 상이할 수 있다. 일 실시예에 있어서 제2 및 제3 스페이서(406, 408)의 단차(405a)는 절연 펜스(124)에 형성되는 단차(405b)보다 더 커질 수 있다. 이에 따라 제2 콘택홀(412)의 상부에 매립되는 랜딩 패드(418)의 콘택부(418a)의 폭 또는 두께는 제3 방향(D3)보다 제2 방향(D2)으로 더 크게 돌출되어 확장될 수 있다.
상술한 제2 콘택홀(412)의 단차(405a, 405b)는 본 개시에 있어서의 "확장부"의 일 실시예일 수 있다. 상기 단차(405a, 405b)에 의해 확장된 사이즈를 갖게 되는 랜딩 패드(418)의 콘택부(418a)의 측단 가장자리부 또는 측면의 최하단부도 본 개시에 있어서 "확장부"로 지칭될 수 있다. 본 개시에 있어서의 "확장부"는 어떠한 경계 또는 영역을 기준으로 불연속적으로 변화하거나 서로 구분되는 변곡부 또는 특이부를 갖는 구조를 포함할 수 있다. 이러한 확장부(405)는 도 2c 내지 도 2e에 예시된 바와 같은 다양한 실시형태를 포함할 수 있다. 일일이 열거하지 않았지만, 이하에 설명된 각각의 실시형태는 물론 이들을 다양하게 조합한 실시형태도 본 개시의 일 실시예에 포함될 수 있다.
도2c를 참조하면, 비트 라인(BL)에 인접한 제2 및/또는 제3 스페이서(406, 408)의 확장부(405)는 비트 라인(BL)의 금속 함유층(312)보다 더 높게 위치할 수 있다. 일 실시예에 있어서 제2 스페이서(406)의 상부면은 비트 라인(BL)의 금속 함유층(312)보다 더 높은 위치에 위치할 수 있다. 이에 의해 제1 내지 제3 스페이서(404, 406, 408)의 두께 방향으로 비트 라인(BL)과 제2 콘택부(BC) 사이를 충분히 이격시킴과 아울러, 제2 및/또는 제3 스페이서(406, 408)의 높이 방향으로도 제2 스페이서(406)의 상부면 상에 위치하는 랜딩 패드(418)와 비트 라인(BL) 사이를 충분히 이격시켜 양자 사이의 절연의 신뢰성을 확보할 수 있다.
일 실시예에 있어서 제2 및/또는 제3 스페이서(406, 408)의 상부면에 형성되는 확장부(405)는 실질적으로 평탄할 수 있다. 제2 및/또는 제3 스페이서(406, 408)의 상부면이 요철을 포함하는 경우, 요철의 사이즈가 대략 5nm 이하이면 실질적으로 평탄한 것으로 볼 수 있다. 확장부(405)는 제2 및/또는 제3 스페이서(406, 408)의 높이 방향 또는 두께 방향을 따라 직선 형상, 곡선 형상 또는 다른 다양한 형상으로 경사진 구조를 포함할 수 있다. 제2 스페이서(406)의 상부면은 제3 스페이서(408)의 상부면보다 상방으로 더 돌출될 수도 있다.
일 실시예에 있어서 제2 및/또는 제3 스페이서(406, 408)의 상부면을 형성하는 확장부(405)는 제2 콘택홀(412)의 하부에 매립되는 제2 콘택 플러그(414)의 상부면과 실질적으로 공면을 이룰 수 있다. 확장부(405)는 도 2d에 예시된 바와 같이 제2 콘택 플러그(414)보다 더 높은 레벨에 위치될 수 있다. 일 실시예에 있어서 제2 콘택 플러그(414)의 상부면과 확장부(405) 사이의 간격은 제1 내지 제3 스페이서(404, 406, 408)의 두께의 합계보다 더 크게 이격될 수 있다. 이에 의해 제2 및/또는 제3 스페이서(406, 408)의 확장부(405)의 위치를 보다 높게 형성하여 확장부(405) 상에 형성되는 랜딩 패드(418)의 측단 가장자리 부위를 더욱 높은 레벨에 위치시킬 수 있으므로, 랜딩 패드(418)에 함유된 금속 성분이 확장부(405)의 식각면을 통해 비트 라인(BL)의 금속 함유층(312)으로 확산되는 것을 방지할 수 있다.
일 실시예에 있어서 확장부(405)는 도 2e에 예시된 바와 같이 제2 및/또는 제3 스페이서(406, 408)의 상부면으로부터 하부측을 향해 오목한 오목부를 포함할 수 있다. 오목부의 최하단은 제2 스페이서(406)의 상부면 상에 위치할 수 있고, 오목부의 최상단은 제3 스페이서(408)의 상부면 상에 위치할 수 있다. 오목부의 최상단과 최하단 사이의 깊이 또는 단차는 제1 내지 제3 스페이서(404, 406, 408)의 두께의 합계보다 작게 형성될 수 있다. 이에 의해 확장부(405)에 오목부가 형성되더라도 확장부(405)에 인접한 제1 내지 제3 스페이서(404, 406, 408)에 의해 비트 라인(BL)과 제2 콘택부(BC) 사이가 충분히 이격되어 절연의 신뢰성을 확보할 수 있다. 일 실시예에서, 오목부의 최하단은 실리사이드막(415)보다 낮은 레벨에 형성될 수 있다. 오목부의 최하단은 제2 콘택 플러그(414)의 상단보다 낮은 레벨에 형성될 수 있다. 일 실시예에서, 오목부의 상기 깊이 또는 단차는 10nm 이하일 수 있다.
일 실시예에 있어서 오목부의 적어도 일부는 확장부(405) 상에 형성된 제4 스페이서(409)에 의해 덮혀질 수 있다. 오목부의 일부는 배리어막(417)에 의해 덮혀질 수도 있다. 제4 스페이서(409)는 오목부 전체를 덮도록 형성될 수도 있다. 오목부를 덮고 있는 제4 스페이서(409)의 부분은 랜딩 패드(418)에 함유된 금속 성분이 비트 라인(BL)의 금속 함유층(312)으로 확산되는 것을 방지하는 확산 방지벽으로 기능할 수 있다.
일 실시예에서, 확장부(405)의 오목부는 배리어막(417) 및/또는 랜딩 패드(418)에 의하여 채워질 수 있다. 배리어막(417) 및/또는 랜딩 패드(418)의 최하단은 실리사이드막(415)보다 낮은 레벨에 형성될 수 있다. 일 실시예에서, 배리어막(417) 및/또는 랜딩 패드(418)의 최하단은 제2 콘택 플러그(414)의 상단보다 낮은 레벨에 형성될 수 있다. 일 실시예에서, 배리어막(417) 및/또는 랜딩 패드(418)의 최하단과 제2 콘택 플러그(414)의 상단 사이의 단차는 10nm 이하일 수 있다.
이하에서는 본 개시의 일 실시예에 따른 반도체 소자의 제조 방법에 대해 도3a 내지 도10c를 참조하여 상세히 설명한다.
도 3a 내지 도 10a는 본 개시의 일 실시예에 따른 반도체 소자의 제조 공정을 개략적으로 나타내는 평면도들이다. 도 3b 내지 도 10b는 도 2a 내지 도 10a를 각각 A-A'선으로 절단한 단면도들이다. 도 3c 내지 도 10c는 도 2a 내지 도 10a를 각각 D-D'선으로 절단한 단면도들이다.
도 3a 내지 도 3c를 참조하면, 기판(100)을 패터닝하여 소자 분리 영역(102)과 활성 영역(104)을 형성할 수 있다. 소자 분리 영역(102)은 기판(100)을 일정한 패턴으로 식각하여 소자 분리 트렌치를 형성하고 이 트렌치 내에 절연 물질을 채워서 형성할 수 있다. 활성 영역(104)은 식각되지 않은 기판(100)의 영역일 수 있다. 활성 영역(104)은 다양한 형상과 배열을 갖도록 형성될 수 있다. 활성 영역(104)의 상부에는 이온 주입 공정에 의해 불순물을 도핑할 수 있다. 활성 영역(104)이 형성된 기판(100)을 일정한 폭으로 패터닝하여 리세스 영역(201)을 형성할 수 있다. 리세스 영역(201)은 활성 영역(104)의 양측 가장자리를 관통하는 패턴으로 형성될 수 있다. 활성 영역(104)의 상부는 상기 리세스 영역(201)에 의해 제1 불순물 영역(206a)과 한 쌍의 제2 불순물 영역(206a, 206b)으로 분리될 수 있다. 리세스 영역(201) 내에는 게이트 절연막(202)이 형성될 수 있다. 게이트 절연막(202)은 열산화 공정이나 증착 공정에 의해 리세스 영역(201)의 내측면에 컨포멀하게 형성될 수 있다. 게이트 절연막(202)은 절연 물질이나, 금속 산화물과 같은 고유전율 물질을 포함할 수 있다. 게이트 절연막(202) 상에 게이트 전극(204)을 형성할 수 있다. 게이트 전극(204)은 리세스 영역(201)에 도전 물질을 매립하고 식각하여 형성될 수 있다. 게이트 전극(204) 상에는 게이트 캡핑막(208)이 형성될 수 있다. 게이트 캡핑막(208)은 기판(100) 상에 절연막을 증착한 후, 게이트 전극(204) 상에 일정한 폭의 라인 패턴을 남기고 다른 부분을 식각하여 형성될 수 있다.
도 4a 내지 도 4c를 참조하면, 게이트 캡핑막(208)이 형성된 기판(100) 상에는 절연막 및 폴리실리콘막을 차례로 형성하고 패터닝하여 제1 층간 절연막(122) 및 제1 폴리실리콘 패턴(304a)이 형성될 수 있다. 제1 층간 절연막(122) 및 제1 폴리실리콘 패턴(304a)을 제외한 부분을 식각하여 제1 불순물 영역(206a)을 노출시키는 제1 콘택홀(302)을 일정한 패턴으로 형성할 수 있다. 일 실시예에 있어서 제1 콘택홀(302)은 평면적으로 그물망 패턴을 가질 수 있다. 제1 층간 절연막(122) 및 제1 폴리실리콘 패턴(304a)을 식각하는 동안, 제1 불순물 영역(206a), 소자 분리 영역(102) 및 게이트 캡핑막(208)의 상부면이 과식각되어 제1 콘택홀(302)의 바닥면이 기판(100)의 표면보다 낮아질 수 있다. 제1 콘택홀(302) 내에는 제2 폴리실리콘 패턴(304b)이 형성될 수 있다. 제2 폴리실리콘 패턴(304b)은 제1 콘택홀(302)이 형성된 기판(100)의 전면에 폴리실리콘막을 증착하고 제1 폴리실리콘 패턴(304a)의 상부면이 노출될 때까지 상기 폴리실리콘막을 평탄화함으로써 형성될 수 있다. 제2 폴리실리콘 패턴(304b)의 하부면은 기판(100)의 표면보다 낮게 식각된 제1 콘택홀(302)의 바닥면에 위치하여 활성 영역(104)의 제1 불순물 영역(206a)의 상부면과 접촉할 수 있다. 제1 및 제2 폴리실리콘 패턴(304a, 304b)이 형성된 기판(100)의 전면 상에 금속 함유층(312) 및 하드 마스크 패턴(314)을 차례로 적층할 수 있다.
도5a 내지 도5c를 참조하면, 기판(100) 상에 적층된 각 층을 제3 방향(D3)으로 평행하는 라인 패턴으로 식각하여 비트 라인BL) 및 하드 마스크 패턴(314)을 포함하는 비트 라인 구조체(BLS)를 형성할 수 있다. 비트 라인(BL)은 금속 함유층(312)의 하부에 폴리실리콘층(304a, 304b)이 형성된 적층 구조를 가질 수 있다. 폴리실리콘층(304a, 304b)은 제1 층간 절연막(122)이 제1 콘택홀(302)과 만나는 제3 방향(D3)의 양단의 경계 지점 상에서 제1 폴리실리콘 패턴(304a)과 제2 폴리실리콘 패턴(304b)이 연결됨으로써 제3 방향(D3)을 따르는 연속적인 라인 패턴을 형성할 수 있다. 제2 폴리실리콘 패턴(304b)의 하부에는 콘택 플러그(304)가 일체로 형성되어 활성 영역(104)의 제1 불순물 영역(206a)과 접촉하는 다이렉트 콘택(DC)을 형성할 수 있다. 비트 라인 구조체(BLS)가 형성된 영역을 제외한 영역에서는 상기 식각에 의해 제1 콘택홀(302)의 내측면과 바닥면의 일부가 노출될 수 있다. 이 기판(100)의 전면 상에 제1 콘택홀(302)의 노출된 부위를 채우도록 절연막을 적층하고 제1 층간 절연막(122)의 상부면이 노출될 때까지 식각함으로써 제1 콘택홀(302)의 내부에 절연 스페이서(306)를 형성할 수 있다. 이에 따라 절연 스페이서(306)의 상부면은 제1 층간 절연막(122)의 상부면과 실질적으로 공면을 이룰 수 있다.
비트 라인 구조체(BL)가 형성된 기판(100)의 전면 상에 제1 스페이서막을 컨포멀하게 적층하고 그 위에 제1 콘택홀(306)을 매립하는 절연막을 적층한 후, 제1 층간 절연막(122)이 노출될 때까지 제1 스페이서막과 절연막을 동시에 이방성 식각하여 제1 스페이서(404)와 절연 스페이서(306)를 형성할 수 있다. 절연 스페이서(306)는 제1 콘택홀(306)의 내측면과 바닥면을 덮는 제1 스페이서막에 의해 측면과 하부면이 덮혀질 수 있다. 제1 스페이서(404)가 형성된 기판(100)의 전면에 제2 스페이서막을 컨포멀하게 적층하고 이방성 식각 공정을 진행하여 제1 스페이서(404)의 외측을 덮는 제2 스페이서(406)를 형성할 수 있다. 제2 스페이서(406)가 형성된 기판(100)의 전면에 제3 스페이서막을 컨포멀하게 적층하고 이방성 식각 공정을 진행하여 제2 스페이서(406)의 외측을 덮는 제3 스페이서(408)를 형성할 수 있다. 이 이방성 식각 공정에 의해 인접하는 한 쌍의 비트라인 구조체(BLS) 사이에 제1 층간 절연막(122)이 노출될 수 있다. 노출된 제1 층간 절연막(122)을 식각하여 제2 불순물 영역(206b)을 노출시킬 수 있다. 이에 의해 제1 층간 절연막(122)의 제2 방향(D2)으로의 양단부의 일부가 제거될 수 있다(도7a 참조). 일 실시예에 있어서 제1 내지 제3 스페이서막(404, 406, 408)은 절연 스페이서(306)가 형성된 기판(100)의 전면 상에 각각의 스페이서막을 순차적으로 컨포멀하게 적층한 후 한번에 식각하는 공정에 의해 형성할 수도 있다. 제1 내지 제3 스페이서막(404, 406, 408)은 비트 라인 구조체(BLS)의 상부면과 측면을 전체적으로 덮거나, 상부면과 측면을 부분적으로 노출할 수 있다. 일 실시예에 있어서 제1 및 제3 스페이서막(404, 408)은 실리콘 질화막일 수 있다. 제2 스페이서막(406)은 실리콘 산화막일 수 있다. 일 실시예에 있어서 제1 스페이서막(404)은 실리콘 산질화막일 수 있다.
도6a 내지 도6c를 참조하면, 제1 내지 제3 스페이서(404, 406, 408)가 형성된 기판(100)의 전면 상에 절연막을 적층하고 패터닝하여 절연 펜스(124)를 형성할 수 있다. 절연 펜스(124)는 게이트 캡핑막(208)의 패턴과 수직적으로 중첩되도록 형성될 수 있다. 제2 절연 펜스(124)는 인접하는 비트 라인 구조체(BLS) 사이에 제2 방향(D2)을 따라 형성되어 서로 대향하는 한 쌍의 스페이서 구조물(SS)에 연결될 수 있다. 이에 따라 제2 절연 펜스(124)와 스페이서 구조물(SS)의 최외측에 위치하는 제3 스페이서막(408)으로 둘러싸인 공간에 제2 콘택홀(412)이 형성될 수 있다. 일 실시예에 있어서 절연 펜스(124)는 질화막일 수 있다. 일 실시예에 있어서 절연 펜스(124)와 비트 라인 구조체(BLS) 상부의 하드 마스크 패턴(314)을 식각 마스크로 사용하여 기판(100) 및 절연 스페이서(306)의 상부 일부를 더 식각하여 제2 콘택홀(412)을 하부로 더 확장할 수도 있다. 제2 콘택홀(412) 각각에 도전 물질을 매립하여 제2 콘택 플러그(414)를 형성할 수 있다. 일 실시예에 있어서 제2 콘택홀(412)이 형성된 기판(100)의 전면에 걸쳐 폴리실리콘막을 형성한 후, 폴리실리콘막을 식각하여 제2 콘택 플러그(414)를 형성할 수 있다. 폴리실리콘막에는 불순물이 도핑될 수 있다. 폴리실리콘막은 물리적 또는 화학적 증착 공정으로 형성될 수 있다. 폴리실리콘막에 대한 제1 식각 공정은 등방성 식각 공정으로 전면 에치백 공정일 수 있다. 일 실시예에 있어서 제2 콘택 플러그(414)의 상부면은 비트 라인(BL)의 금속 함유층(312)의 상부면보다 높은 레벨에 위치하도록 형성될 수 있다.
도7a 내지 도7c를 참조하면, 비트 라인 구조체(BLS)의 측벽 상부를 덮고 있는 스페이서 구조물(SS)의 일부를 제2 식각 공정에 의해 제거하여 제2 콘택홀(412)의 상부를 확장하여 확장부(405)를 형성할 수 있다. 비트 라인(BL)의 측벽 스페이서 구조물(SS)은 내외 양측에 제1 및 제3 스페이서인 질화막(404, 408)을 형성하고 그 사이에 제2 스페이서인 산화막(406)을 두껍게 형성한 질화막(SiN)-산화막(Ox)-질화막(SiN)의 3중 스페이서 구조를 가질 수 있다. 제2 식각 공정을 통해 제2 콘택홀(412)의 상부 내측면을 덮고 있는 제2 및/또는 제3 스페이서(404, 406)의 상부 일부(도8b 및 도8c에 점선으로 나타난 부분)가 제거되어 확장부(405)가 형성될 수 있다. 이 과정에서 제2 콘택홀(412)의 하부에 매립된 제2 콘택 플러그(414)의 상부도 일부 식각될 수 있다. 제2 식각 공정은 등방성 식각일 수 있다.
일 실시예에 있어서 스페이서 구조물(SS)의 일부(제2 및/또는 제3 스페이서(404, 406)의 상부)는 습식 식각 공정에 의해 제거될 수 있다. 습식 식각 공정에는 불산(HF)과 불화암모늄(NH4F)을 혼합한 LAL용액이 식각액으로서 사용될 수 있다. 상기 습식 식각 공정은 기판(100)에 폴리실리콘막을 형성한 후 에치백하여 제2 콘택홀(412) 내에 제2 콘택 플러그(414)를 형성하는 공정과, 에치백에 의한 식각 부산물을 제거하는 공정과, 비트 라인(312)의 측벽 상부에 형성된 스페이서 구조물(SS)의 일부를 식각하여 제거하는 공정을 포함할 수 있다. 이에 의해 제2 콘택홀(412)의 상부를 덮고 있는 스페이서 구조물(SS)의 일부가 제거되어 제2 콘택홀(412)의 내측면에 확장부(405)가 형성될 수 있다.
일 실시예에 있어서 스페이서 구조물(SS)에 대한 식각 공정에는 불산(HF) 용액과 인산(LHP) 용액이 사용될 수 있다. 불산 용액으로는 탈이온수와 불산을 200 대 1로 혼합한 용액이 사용될 수 있다. 상기 식각 공정은 기판(100)에 폴리실리콘막을 형성한 후 에치백하여 제2 콘택홀(412) 내에 제2 콘택 플러그(414)를 형성하는 공정과, 에치백에 의한 식각 부산물을 제거하는 공정과, 스페이서 구조물(SS)을 불산 용액으로 식각하는 공정과, 스페이서 구조물(SS)을 인산 용액으로 식각하는 공정과, 스페이서 구조물(SS)을 불산 용액으로 재식각하는 공정을 포함할 수 있다. 이에 의해 제2 콘택홀(412)의 상부를 덮고 있는 스페이서 구조물(SS)의 일부가 제거되어 제2 콘택홀(412)의 내측면에 확장부(405)가 형성될 수 있다.
일 실시예에 있어서 스페이서 구조물(SS)에 대한 식각 공정에는 불산(HF) 용액에 의한 습식 식각 공정과 건식 식각 공정을 함께 진행할 수 있다. 불산 용액으로는 탈이온수와 불산을 200 대 1로 혼합한 용액이 사용될 수 있다. 건식 공정에는 CF4와 같은 식각 가스가 사용될 수 있다. 상기 식각 공정은 기판(100)에 폴리실리콘막을 형성한 후 에치백하여 제2 콘택홀(412) 내에 제2 콘택 플러그(414)를 형성하는 공정과, 에치백에 의한 식각 부산물을 제거하는 공정과, 스페이서 구조물(SS)을 불산 용액으로 식각하는 공정과, 스페이서 구조물(SS)을 불산 용액으로 습식 식각하는 공정과, 스페이서 구조물(SS)을 건식 식각하는 공정과, 스페이서 구조물(SS)을 불산 용액으로 재차 습식 식각하는 공정을 포함할 수 있다. 이에 의해 제2 콘택홀(412)의 상부를 덮고 있는 스페이서 구조물(SS)의 일부가 제거되어 제2 콘택홀(412)의 내측면에 확장부(405)가 형성될 수 있다.
상술한 LAL 공정은 비트 라인 구조체(BL) 상부의 하드 마스크층(314)이나 폴리실리콘을 포함하는 제2 콘택 플러그(414)에 대한 식각의 영향이 적고 공정수를 증가시키지 않는 면에서 유리할 수 있다. 반면, LAL 용액은 질화막에 비해 산화막에 대한 식각 선택비가 과다하게 높을 수 있다. 이로 인해 스페이서 구조물(SS)의 외측 질화막(408)이 식각되는 동안 중간 산화막(406) 내부에 에어 포켓(Air Pocket)이 생성될 수 있다. 중간 산화막 스페이서(406)의 내부에 에어 포켓이 생성되면, 이 경로를 통해 제2 콘택홀(412)에 베리드 메탈을 매립하여 랜딩 패드(418)를 형성하는 후속 공정에서 베리드 메탈의 금속 성분이 에어 포켓 내부로 침투하여 비트 라인(BL)과 스토리지 노드 콘택(BC) 사이에 쇼트 불량을 발생시킬 수 있다.
상술한 불산 및 인산 공정은 스페이서 구조물(SS)의 중간 산화막인 제2 스페이서(406)에 에어 포켓을 발생시키지 않는 면에서 유리할 수 있다. 반면, 인산 용액은 LAL 용액에 비해 폴리실리콘에 대한 식각량이 현저히 많을 수 있다. 인산 용액은 비트 라인(BL)의 측벽 스페이서 구조물(SS)을 식각하는 과정에서 폴리실리콘을 다량으로 식각하여 제2 콘택 플러그(414)의 시임(seam)을 확장시킬 수 있다. 이로 인해 후속 공정에서 제2 콘택 플러그(414) 상에 금속실리사이드막(CoSix)이 형성되지 못하여 콘택 저항이 증가될 수 있다. 불산 및 인산 공정은 공정수를 증가시키고 비트 라인 구조체(BL) 상부의 하드 마스크층(314)을 식각하여 하드 마스크의 높이를 저하시킬 수 있다.
상술한 불산 및 건식 공정의 혼합 공정은 스페이서 구조물(SS)의 중간 산화막(406)에 에어 포켓을 발생시키지 않는 면에서 유리할 수 있다. 반면, 폴리실리콘에 대한 식각도가 높고 하드 마스크의 높이를 저하시킬 수 있다.
상술한 일 실시예들의 과제들을 충족시키기 위한 새로운 스킴(scheme)이 요구될 수 있다. 일 실시예에 있어서 스페이서 구조물(SS)의 식각 공정에는 불산(HF) 용액을 사용하는 습식 식각 공정이 적용될 수 있다. 상기 식각 공정은 기판(100)에 폴리실리콘막을 형성한 후 에치백하여 제2 콘택홀(412) 내에 제2 콘택 플러그(414)를 형성하는 공정과, 에치백에 의한 식각 부산물을 제거하는 공정과, 스페이서 구조물(SS)의 제2 및 제3 스페이서(406, 408)의 상부를 불산 용액으로 식각하는 공정과, 제2 및 제3 스페이서(406, 408)의 식각에 의해 노출된 제1 스페이서(404)의 외측면에 제4 스페이서(409)를 형성하는 공정을 포함할 수 있다.
중간 산화막인 제2 스페이서(406)에 에어 포켓을 발생시키지 않기 위해서는 제2 스페이서(406)가 아니라 제2 스페이서(406)의 외측에 위치하는 질화막인 제3 스페이서(408)에 대한 식각 공정을 개선해야 할 수 있다. 비트 라인(BL)의 측벽 상부를 덮고 있는 외측 질화막 스페이서(408)는 이방성 식각 공정을 두 차례 거칠 수 있다. 이방성 식각 공정은 스페이서 구조물(SS)을 형성하기 위한 식각 공정과 폴리실리콘막을 형성하기 위한 에치백 공정일 수 있다. 두 차례의 이방성 식각 공정을 거친 질화막 스페이서(408)는 일정한 손상을 받을 수 있다. 손상된 질화막 스페이서(408)는 불산(HF)이나 불소 원자(F-)를 함유한 식각액에 대해 보다 신속한 식각 반응성을 나타내는 점이 본 발명자들에 의해 확인되었다. 이러한 식각종의 pH가 낮을수록 외측 질화막(408)에 대한 식각이 신속히 진행될 수 있다. 일 실시예에 있어서 불산(HF)이나 불소 원자(F-)를 함유한 식각액은 pH 3 이하일 수 있다. 질화막 스페이서(408)의 식각이 신속히 완료될수록 식각 공정이 조기에 마무리될 수 있고 중간 산화막 스페이서(406)의 추가적인 식각을 억제할 수 있다. 산화막에 대한 식각 선택비는 보다 감소되도록 제어될 수 있다. 일 실시예에 있어서 식각액의 산화막(Ox)에 대한 식각 선택비는 질화막(SiN)에 비해 10배 이하로 조절될 수 있다. 식각액은 식각 공정에 의해 제2 및/또는 제3 스페이서(404, 406)와 함께 식각되는 폴리실리콘막에 대한 식각량을 감소시키도록 제어될 수 있다. 일 실시예에 있어서 폴리실리콘에 대한 식각량은 인산에 비해 10분의 1 이하로 조절될 수 있다. 일 실시예에 있어서 식각액으로는 탈이온수와 불산(HF)을 30 대 1로 혼합한 불산 용액 또는 NH4F 등의 유기 용매를 첨가하여 선택비를 소정의 범위로 제어한 불산 혼합 용액이 사용될 수 있다. 식각액은 선택비, pH, 농도, 공정시간, 하드 마스크층 및/또는 폴리실리콘에 대한 식각량 등을 고려하여 다양하게 선택될 수 있다. 식각액을 사용하는 습식 식각 공정과 함께 건식 식각 공정을 병행할 수도 있다.
상술한 식각 공정에 따르면, 제2 및 제3 스페이서(406, 408)의 측벽 상부를 제거하는 제2 식각 공정을 완료한 후에도 산화막인 제2 스페이서(406)에 에어 포켓이 발생하지 않으므로 비트 라인(BL)과 스토리지 노드 콘택 사이(BC)의 쇼트 불량을 방지할 수 있다. 이와 같이 중간 산화막인 제2 스페이서(406) 및/또는 외측 질화막인 제3 스페이서(408)의 내부 또는 확장부(405)의 하부에 에어 포켓과 같이 밀도가 불연속적으로 변하거나 다른 부분과 구분되는 변곡부 또는 특이부가 없는 상태를 본 개시에 있어서 "실질적으로 균질"한 상태로 정의할 수 있다.
상술한 바와 같이 개선된 공정 스킴에 의하면, 도2c 내지 도2e에 도시된 바와 같이, 중간 산화막인 제2 스페이서(406)와 외측 질화막인 제3 스페이서(408)의 상부면(405)은 실질적으로 공면을 이루는 평탄한 면으로 식각될 수 있다. 제2 스페이서(406)에 부분적으로 요철이 발생하더라도 식각된 오목부의 깊이는 비트 라인(BL)과 스토리지 노드 콘택(BC) 사이의 절연을 저해하지 않는 범위 내로 제어될 수 있다. 일 실시예에 있어서 오목부의 깊이는 10nm 이하로 제어될 수 있다. 일 실시예에 있어서 오목부의 깊이는 5nm 이하로 실질적으로 평탄하게 제어될 수 있다. 오목부가 형성되는 경우에도 확장부(405)의 하부는 상술한 바와 같이 실질적으로 균질한 상태를 유지할 수 있다. 일 실시예에 있어서 제2 및 제3 스페이서(404, 406)의 측벽 상부에 대한 식각량을 제어하여 확장부(405)를 보다 높은 레벨에 위치시킬 수 있다. 이에 의해 확장부(405)의 식각면 상에 형성되는 랜딩 패드(418)의 하단 가장자리 부위와 확장부(405)의 하방에 배치되는 비트 라인(BL)의 금속 함유층(312) 사이의 간격을 더욱 증가시킬 수 있으므로, 랜딩 패드(418)로부터 흘러나온 베리드 메탈의 금속 성분이 식각면을 통해 그 하부로 스며들어 비트 라인(BL)의 금속 함유층(312)과 쇼트를 일으키게 되는 경로의 길이를 증가시켜 쇼트 불량을 방지할 수 있다. 일 실시예에 있어서 제2 콘택 플러그(414)의 상부면은 제2 및 제3 스페이서(404, 406)의 측벽 상부에 대한 식각 공정에 의해 및/또는 추가적인 식각 공정에 의해 확장부(405)보다 더욱 하방으로 식각될 수 있다. 이에 의해 제2 콘택 플러그(414)의 상부면 상에 위치하는 랜딩 패드(418)의 하단부는 확장부(405)의 하부에 위치하는 제3 스페이서(408)에 의해 덮혀지게 되므로, 랜딩 패드(418)의 하단부로부터 흘러나온 베리드 메탈의 금속 성분이 확장부(405)를 통해 그 하부로 확산되는 것을 미연에 방지할 수 있다.
이와 같이 본 개시의 일 실시예에 따른 반도체 소자의 형성 방법에 의하면, 상술한 확장부(405)에 의해 데이터를 입력/출력하기 위한 도전 패턴인 랜딩 패드(418)의 사이즈를 증가시킬 수 있으므로, 제조 과정에서 미스얼라인먼트나 공정 산포가 발생하더라도 충분한 공정 마진을 확보할 수 있어 보다 향상된 신뢰성을 갖는 반도체 소자를 제공할 수 있다.
도8a 내지 도8c를 참조하면, 스페이서 구조물(BL)의 제2 및/또는 제3 스페이서(406, 408)를 식각한 후, 노출된 제1 스페이서(404)의 외측면에는 제4 스페이서(409)가 형성될 수 있다. 이에 의해 오목부의 적어도 일부가 피복되므로 제4 스페이서(409)가 확산 방지벽이 되어 베리드 메탈의 금속 성분이 비트 라인(BL)의 금속 함유층(312)측으로 확산되어 쇼트를 일으키는 것을 방지할 수 있다. 일 실시예에서, 제4 스페이서(409)는 캐핑층으로 지칭될 수 있다. 제4 스페이서(409)를 형성하는 것은 박막 형성 공정 및 이방성 식각 공정을 포함할 수 있다. 일 실시예에 있어서 제4 스페이서(409) 상에는 제5 스페이서(도시되지 않음)가 컨포멀하게 형성될 수 있다. 제5 스페이서는 제1 내지 제4 스페이서(404, 406, 408, 409)를 전체적으로 덮는 형태로 형성될 수 있다. 제5 스페이서는 후속 공정에서 스페이서 구조물(SS) 및/또는 콘택 플러그(414)에 가해질 수 있는 손상을 방지하기 위한 패시베이션층(passivation layer)으로 기능할 수 있다. 제5 스페이서는 후속하는 식각 공정에서 제거되는 희생층일 수 있다. 제5 스페이서는 식각에 의해 전부 제거될 수 있지만, 일부가 제거되지 않고 제4 스페이서(409) 상에 잔류할 수 있다. 이 경우, 제5 스페이서는 제4 스페이서(409)와 마찬가지로 제2 스페이서(406)의 식각면의 적어도 일부를 덮을 수 있다. 제5 스페이서는 상술한 절연 물질을 포함할 수 있다. 일 실시예에 있어서 제5 스페이서는 대략 두께 2nm 이하의 질화막일 수 있다.
도 9a 내지 9c를 참조하면, 제4 스페이서(409) 및/또는 제5 스페이서가 형성된 기판(100)의 전면 상에 금속막을 컨포멀하게 형성한 후, 급속 열처리 공정을 진행하여 금속막과 제2 콘택 플러그(414)의 상부를 반응시켜 금속 실리사이드막(415)을 형성할 수 있다. 금속 실리사이드막(415)으로 변하지 않은 금속막은 제거될 수 있다. 상기 기판(100)의 전면에 배리어막(417)을 컨포멀하게 형성할 수 있다. 일 실시예에 있어서 배리어막(417)은 티타늄 질화물을 포함할 수 있다. 배리어막(417)이 형성된 기판(100)의 전면에 걸쳐 제2 콘택홀(412)의 내부를 매립하는 도전막(418)을 형성할 수 있다. 도전막(418)은 텅스텐 또는 티타늄 질화물과 같은 금속을 포함할 수 있다. 제2 콘택홀(412) 상에 위치하는 도전막(418)의 단면 형상은 대략 "T"자 형상을 가질 수 있다.
도 10a 내지 10c를 참조하면, 도전막(418) 상에 마스크 패턴을 형성하여 랜딩 패드(418)를 형성할 수 있다. 랜딩 패드(418)는 배리어막(417)과 금속 실리사이드막(415)을 개재한 상태로 제2 콘택 플러그(414)와 전기적으로 연결되어 베리드 콘택(BC)을 형성할 수 있다. 마스크 패턴으로 덮이지 않은 부분에 위치하는 도전막(418)과 그 하부의 배리어막(417), 하드 마스크 패턴(314), 스페이서 구조물(SS) 및 절연 펜스(124)의 상부 일부는 제거될 수 있다. 평면도에서 볼 때, 패드부(418c)는 콘택부(418a)로부터 제2 방향(D2)으로 쉬프트되어 형성될 수 있다. 리세스(125)는 제2 층간 절연막(126)에 의해 매립될 수 있다.
다시 도1a 내지 도1e를 참조하면, 랜딩 패드(418)의 패드부(418c) 상에 식각 저지막(129)를 형성한 후 패터닝하여 패드부(418c)를 노출시킬 수 있다. 노출된 패드부(418c) 상에 하부 전극(502), 유전막(504) 및 상부 전극(506)을 순차적으로 형성하여 커패시터(CAP)를 형성할 수 있다. 이에 의해 도 1a 내지 도 1e에 예시된 반도체 소자를 구현할 수 있다.
도 11은 본 개시에 따른 실시예들로서, 반도체 소자를 포함하는 전자 시스템(4400)을 도시한 블록도이다.
도 11을 참조하면, 전자 시스템(4400)은 메모리 시스템(4412), 마이크로프로세서(4414), 램(4416), 유저 인터페이스(4418), 및 버스(4420)를 포함할 수 있다. 상기 마이크로프로세서(4414)는 상기 전자 시스템(4400)을 프로그램 및 컨트롤할 수 있다. 상기 램(4416)은 상기 마이크로프로세서(4414)의 동작 메모리로 사용될 수 있다. 상기 마이크로프로세서(4414), 상기 램(4416) 및/또는 다른 구성 요소들은 단일 패키지 내에 조립될 수 있다. 상기 유저 인터페이스(4418)는 상기 전자 시스템(4400)으로/부터 데이터를 입력/출력하는 역할을 할 수 있다. 상기 메모리 시스템(4412)은 상기 마이크로프로세서(4414)의 동작용 코드들, 상기 마이크로프로세서(4414)에 의해 처리된 데이터, 또는 외부 입력 데이터를 저장하는 역할을 할 수 있다. 상기 메모리 시스템(4412)은 컨트롤러 및 메모리를 포함할 수 있다.
상기 전자 시스템(4400)은 모바일 기기 또는 컴퓨터에 적용될 수 있다. 본 개시에 따른 실시예들에 있어서, 도 1a 내지 도 10c를 통하여 설명된 반도체 소자는 상기 램(4416), 상기 메모리 시스템(4412) 및 상기 마이크로프로세서(4414) 중 적어도 어느 하나에 포함되어 상기 전자 시스템(4400)의 가격대비 성능 개선에 기여할 수 있다.
이상, 첨부된 도면을 참조하여 본 개시에 따른 실시예들을 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시예는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
TR: 트랜지스터 WL: 워드 라인
DC: 제1 콘택부 BL: 비트 라인
BC: 제2 콘택부(BC) BLS: 비트라인 구조체
SS: 스페이서 구조물 10: 반도체 소자
100: 기판 102: 소자 분리 영역
104: 활성 영역 122: 제1 층간 절연막
124: 절연 펜스 125: 리세스
126: 제2 층간 절연막 129: 식각 저지막
201: 리세스 영역 202: 게이트 절연막
204: 게이트 전극 206a: 제1 불순물 영역
206b: 제 2 불순물 영역 208: 게이트 캡핑막
302: 제1 콘택홀 304: 제1 콘택 플러그
304a: 제1 폴리실리콘 패턴 304b: 제2 폴리실리콘 패턴
306: 절연 스페이서 312: 금속 함유층
314: 하드 마스크 패턴 404: 제 1 스페이서
405: 확장부 405a, 405b: 단차
406: 제2 스페이서 408: 제3 스페이서
409: 제4 스페이서 412: 제2 콘택홀
414: 제2 콘택 플러그 415: 금속 실리사이드막
417: 배리어막 418: 랜딩 패드
418a: 콘택부 418b: 넥부
502: 하부 전극 504: 유전막
506: 상부 전극
4400: 전자 시스템 4412: 메모리 시스템
4414: 마이크로프로세서 4416: 램
4418: 유저 인터페이스 4420: 버스

Claims (10)

  1. 기판 상에 복수의 라인 패턴을 형성하고;
    상기 라인 패턴의 측면에 스페이서 구조물을 형성하고;
    서로 대향하는 두 개의 측면이 상기 스페이서 구조물에 의해 규정되는 개구부를 상기 라인 패턴의 사이에 형성하고;
    상단이 상기 라인 패턴의 상단보다 낮은 레벨에 형성되도록 제1 도전체를 상기 개구부 내에 형성하고;
    상기 스페이서 구조물의 상부 일부를 식각하여 상기 개구부의 상부에 그 하부보다 폭이 더 확장된 확장부를 형성하고; 및
    상기 제1 도전체 상에 제2 도전체를 형성하여 상기 확장부를 채우는 것을 포함하고,
    상기 확장부는 상기 식각에 의해 상기 기판 측을 향해 오목하게 형성되는 오목부를 포함하고, 상기 제2 도전체의 하단의 일부가 상기 오목부를 덮도록 형성되어 상기 제2 도전체의 폭이 상기 제1 도전체의 폭보다 더 확장되는 반도체 소자 형성 방법.
  2. 제1 항에 있어서,
    상기 확장부에 형성된 상기 제2 도전체의 측면의 최하단은 상기 제1 도전체의 측면의 최상단보다 높은 레벨에 형성되거나 상기 제1 도전체의 측면의 최상단과 실질적으로 동일한 레벨에 형성되는 반도체 소자 형성 방법.
  3. 제1 항에 있어서,
    상기 제2 도전체의 하단은 상기 제1 도전체의 상단보다 낮은 레벨에 형성되되, 상기 제2 도전체의 하단 및 상기 제1 도전체의 상단 사이의 단차는 10 nm 미만인 반도체 소자 형성 방법.
  4. 제1 항에 있어서,
    상기 스페이서 구조물은
    상기 라인 패턴의 측면 상의 외측 스페이서; 및
    상기 라인 패턴 및 상기 외측 스페이서 사이에 형성되고, 상기 외측 스페이서 보다 두꺼운 중간 스페이서를 포함하고,
    상기 오목부는 상기 외측 및 중간 스페이서의 상부를 식각하여 형성되는 반도체 소자 형성 방법.
  5. 제4 항에 있어서,
    상기 스페이서 구조물은 상기 라인 패턴 및 상기 중간 스페이서 사이에 형성된 내측 스페이서를 더 포함하고,
    상기 개구부를 확장한 후, 상기 내측 스페이서의 외측면 상에 캐핑층을 형성하는 것을 더 포함하되, 상기 캐핑층의 하부가 상기 오목부의 적어도 일부를 덮도록 형성하는 반도체 소자 형성 방법.
  6. 제5 항에 있어서,
    상기 내측 스페이서는 상기 중간 스페이서, 상기 외측 스페이서 및 상기 캐핑층보다 더 고밀도를 갖는 반도체 소자 형성 방법.
  7. 제4 항에 있어서,
    상기 외측 스페이서는 실리콘 질화물을 포함하고,
    상기 중간 스페이서는 실리콘 산화물을 포함하며,
    상기 식각에 의해 상기 개구부를 확장한 후에도, 상기 오목부의 하부에 위치하는 상기 중간 스페이서의 내부는 실질적으로 균질하게 유지되는 반도체 소자 형성 방법.
  8. 제4 항에 있어서,
    상기 스페이서 구조물을 식각하여 상기 개구부를 확장한 후,
    상기 중간 스페이서에 형성된 상기 오목부의 최하단과 상기 외측 스페이서의 상단 사이의 단차는 상기 스페이서 구조물의 최대 두께보다 작은 반도체 소자 형성 방법.
  9. 기판 상에 복수의 라인 패턴을 형성하고;
    상기 라인 패턴의 측면에 스페이서 구조물을 형성하고;
    서로 대향하는 두 개의 측면이 상기 스페이서 구조물에 의해 규정되는 개구부를 상기 라인 패턴의 사이에 형성하고;
    상단이 상기 라인 패턴의 상단보다 낮은 레벨에 형성되도록 제1 도전체를 상기 개구부 내에 형성하고;
    상기 스페이서 구조물의 상부 일부를 식각하여 상기 개구부의 상부에 그 하부보다 폭이 더 확장된 확장부를 형성하고; 및
    상기 제1 도전체 상에 제2 도전체를 형성하여 상기 확장부를 채우는 것을 포함하고,
    상기 확장부는 상기 식각에 의해 실질적으로 평탄하게 형성되는 식각면을 포함하고, 상기 제2 도전체의 하단의 일부가 상기 식각면을 덮도록 형성되어 상기 제2 도전체의 폭이 상기 제1 도전체의 폭보다 더 확장되며,
    상기 스페이서 구조물을 식각하여 상기 개구부를 확장하는 것은 pH가 3 이하이고 산화막과 질화막에 대한 식각 선택비가 10:1 이하인 식각액에 의해 습식 식각하는 것을 포함하는 반도체 소자 형성 방법.
  10. 제9 항에 있어서,
    상기 식각액은 30:1 불산 용액 또는 불산과 유기 용매를 혼합하여 상기 식각 선택비를 10:1 이하로 제어한 불산 혼합 용액을 포함하는 반도체 소자 형성 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11728410B2 (en) 2020-09-29 2023-08-15 Samsung Electronics Co., Ltd. Semiconductor device

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108346660B (zh) * 2017-01-24 2021-12-28 联华电子股份有限公司 半导体元件及其形成方法
TWI683418B (zh) * 2018-06-26 2020-01-21 華邦電子股份有限公司 動態隨機存取記憶體及其製造、寫入與讀取方法
KR102499041B1 (ko) * 2019-01-10 2023-02-14 삼성전자주식회사 반도체 소자 형성 방법
TWI679424B (zh) * 2019-03-29 2019-12-11 矽品精密工業股份有限公司 檢測裝置及其製法
KR20210027622A (ko) * 2019-08-29 2021-03-11 삼성전자주식회사 집적회로 소자
KR20210032843A (ko) * 2019-09-17 2021-03-25 삼성전자주식회사 반도체 메모리 소자
US11107809B2 (en) * 2019-09-25 2021-08-31 Nanya Technology Corporation Semiconductor device with nanowire plugs and method for fabricating the same
US11239164B2 (en) * 2020-02-26 2022-02-01 Nanya Technology Corporation Semiconductor device with metal plug having rounded top surface
KR20210121848A (ko) * 2020-03-31 2021-10-08 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US11825645B2 (en) * 2020-06-04 2023-11-21 Etron Technology, Inc. Memory cell structure
KR20220003870A (ko) * 2020-07-02 2022-01-11 삼성전자주식회사 반도체 메모리 장치 및 그 제조 방법
CN114068545A (zh) * 2020-08-05 2022-02-18 长鑫存储技术有限公司 半导体结构及其制作方法
US11521974B2 (en) * 2020-11-16 2022-12-06 Nanya Technology Corporation Memory device with different types of capacitors and method for forming the same
KR20220116637A (ko) * 2021-02-15 2022-08-23 삼성전자주식회사 반도체 메모리 장치
KR20220145574A (ko) * 2021-04-22 2022-10-31 삼성전자주식회사 에어 갭을 갖는 반도체 소자
KR20230006736A (ko) * 2021-07-02 2023-01-11 삼성전자주식회사 반도체 메모리 소자 및 이의 제조 방법
KR20230082375A (ko) * 2021-12-01 2023-06-08 삼성전자주식회사 집적회로 소자
US11903179B2 (en) * 2022-04-19 2024-02-13 Nanya Technology Corporation Method of manufacturing semiconductor structure having contact structure
TWI830489B (zh) * 2022-11-09 2024-01-21 華邦電子股份有限公司 動態隨機存取記憶體及其製造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130123687A (ko) * 2012-05-03 2013-11-13 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR20150088635A (ko) * 2014-01-24 2015-08-03 삼성전자주식회사 랜딩 패드를 구비하는 반도체 소자

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100328599B1 (ko) * 1999-10-22 2002-03-15 윤종용 반도체 메모리소자의 커패시터 및 그 제조방법
KR100352909B1 (ko) * 2000-03-17 2002-09-16 삼성전자 주식회사 반도체소자의 자기정렬 콘택 구조체 형성방법 및 그에의해 형성된 자기정렬 콘택 구조체
JP4278333B2 (ja) 2001-03-13 2009-06-10 富士通株式会社 半導体装置及びその製造方法
US6777351B1 (en) * 2003-04-03 2004-08-17 Micron Technology, Inc. Masking without photolithography during the formation of a semiconductor device
WO2004107434A1 (ja) * 2003-05-29 2004-12-09 Nec Corporation 配線構造およびその製造方法
JP2004363256A (ja) * 2003-06-03 2004-12-24 Nec Electronics Corp 半導体装置及び半導体装置の製造方法
US7153738B2 (en) * 2005-05-19 2006-12-26 International Business Machines Corporation Method for making a trench memory cell
KR101244161B1 (ko) 2007-07-18 2013-03-25 삼성전자주식회사 반도체 소자의 배선 구조물 및 그 형성 방법
KR101602451B1 (ko) * 2010-01-22 2016-03-16 삼성전자주식회사 콘택 플러그를 갖는 반도체소자의 형성방법 및 관련된 소자
DE102010063775B4 (de) * 2010-12-21 2019-11-28 GLOBALFOUNDRIES Dresden Module One Ltd. Liability Company & Co. KG Verfahren zur Herstellung eines Halbleiterbauelements mit selbstjustierten Kontaktbalken und Metallleitungen mit vergrößerten Aufnahmegebieten für Kontaktdurchführungen
KR101933044B1 (ko) * 2012-03-30 2018-12-28 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR20140016663A (ko) 2012-07-30 2014-02-10 에스케이하이닉스 주식회사 반도체 소자 및 그 제조방법
KR101950867B1 (ko) * 2012-08-27 2019-04-26 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR101927717B1 (ko) * 2012-08-30 2018-12-11 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR20140086648A (ko) 2012-12-28 2014-07-08 에스케이하이닉스 주식회사 반도체장치 및 그 제조 방법
WO2014123170A1 (ja) * 2013-02-08 2014-08-14 ピーエスフォー ルクスコ エスエイアールエル 半導体装置及びその製造方法
KR102002980B1 (ko) * 2013-04-08 2019-07-25 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
KR102055299B1 (ko) * 2013-04-12 2019-12-16 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
CN103346119A (zh) * 2013-06-27 2013-10-09 上海华力微电子有限公司 一种减小铜互连沟槽关键尺寸的方法
KR102059863B1 (ko) * 2013-08-30 2019-12-30 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR102158962B1 (ko) * 2014-05-08 2020-09-24 삼성전자 주식회사 반도체 장치 및 그 제조 방법
KR102200929B1 (ko) 2014-08-18 2021-01-12 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US9704871B2 (en) 2014-09-18 2017-07-11 Micron Technology, Inc. Semiconductor device having a memory cell and method of forming the same
US9548239B2 (en) * 2015-02-02 2017-01-17 United Microelectronics Corp. Method for fabricating contact plug in an interlayer dielectric layer
US9711508B2 (en) * 2015-02-26 2017-07-18 Taiwan Semiconductor Manufacturing Co., Ltd. Capacitor structure and method of manufacturing the same
KR20160141034A (ko) * 2015-05-27 2016-12-08 삼성전자주식회사 반도체 소자 및 반도체 소자의 제조 방법
KR102295481B1 (ko) * 2015-07-14 2021-09-01 삼성전자주식회사 반도체 소자
KR102403604B1 (ko) * 2015-08-31 2022-05-30 삼성전자주식회사 에어 스페이서를 갖는 반도체 소자 및 그 제조 방법
KR102475041B1 (ko) * 2016-02-22 2022-12-07 삼성전자주식회사 가변 저항 메모리 장치 및 그 제조 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130123687A (ko) * 2012-05-03 2013-11-13 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR20150088635A (ko) * 2014-01-24 2015-08-03 삼성전자주식회사 랜딩 패드를 구비하는 반도체 소자

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11728410B2 (en) 2020-09-29 2023-08-15 Samsung Electronics Co., Ltd. Semiconductor device

Also Published As

Publication number Publication date
CN108933135B (zh) 2023-06-30
US20200013782A1 (en) 2020-01-09
US10418366B2 (en) 2019-09-17
CN108933135A (zh) 2018-12-04
US11329053B2 (en) 2022-05-10
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