KR101927717B1 - 반도체 장치 및 그 제조 방법 - Google Patents
반도체 장치 및 그 제조 방법 Download PDFInfo
- Publication number
- KR101927717B1 KR101927717B1 KR1020120095799A KR20120095799A KR101927717B1 KR 101927717 B1 KR101927717 B1 KR 101927717B1 KR 1020120095799 A KR1020120095799 A KR 1020120095799A KR 20120095799 A KR20120095799 A KR 20120095799A KR 101927717 B1 KR101927717 B1 KR 101927717B1
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- region
- substrate
- active region
- conductive
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims description 74
- 239000004065 semiconductor Substances 0.000 title abstract description 81
- 239000000758 substrate Substances 0.000 claims abstract description 77
- 238000002955 isolation Methods 0.000 claims abstract description 54
- 239000010410 layer Substances 0.000 claims description 187
- 230000002093 peripheral effect Effects 0.000 claims description 102
- 239000011229 interlayer Substances 0.000 claims description 55
- 238000005530 etching Methods 0.000 claims description 40
- 230000015572 biosynthetic process Effects 0.000 claims description 20
- 239000000463 material Substances 0.000 claims description 16
- 238000003860 storage Methods 0.000 claims description 5
- 238000004519 manufacturing process Methods 0.000 abstract description 12
- 239000012535 impurity Substances 0.000 description 105
- 230000008569 process Effects 0.000 description 55
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 31
- 229910052710 silicon Inorganic materials 0.000 description 28
- 239000010703 silicon Substances 0.000 description 28
- 239000002184 metal Substances 0.000 description 25
- 229910052751 metal Inorganic materials 0.000 description 25
- 229910052581 Si3N4 Inorganic materials 0.000 description 23
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 23
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 21
- 229910052814 silicon oxide Inorganic materials 0.000 description 21
- 230000004888 barrier function Effects 0.000 description 20
- 102100026620 E3 ubiquitin ligase TRAF3IP2 Human genes 0.000 description 16
- 101710140859 E3 ubiquitin ligase TRAF3IP2 Proteins 0.000 description 16
- 150000004767 nitrides Chemical class 0.000 description 13
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 12
- 239000003990 capacitor Substances 0.000 description 12
- 125000006850 spacer group Chemical group 0.000 description 11
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 9
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 9
- 150000002500 ions Chemical class 0.000 description 9
- KFSLWBXXFJQRDL-UHFFFAOYSA-N Peracetic acid Chemical compound CC(=O)OO KFSLWBXXFJQRDL-UHFFFAOYSA-N 0.000 description 8
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 8
- 238000005229 chemical vapour deposition Methods 0.000 description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- 102100031102 C-C motif chemokine 4 Human genes 0.000 description 5
- 101000777470 Mus musculus C-C motif chemokine 4 Proteins 0.000 description 5
- 238000000231 atomic layer deposition Methods 0.000 description 5
- 150000001875 compounds Chemical class 0.000 description 5
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 4
- 239000007864 aqueous solution Substances 0.000 description 4
- 239000008367 deionised water Substances 0.000 description 4
- 229910021641 deionized water Inorganic materials 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 4
- 230000010354 integration Effects 0.000 description 4
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 4
- 239000000243 solution Substances 0.000 description 4
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 4
- 238000001039 wet etching Methods 0.000 description 4
- 238000004891 communication Methods 0.000 description 3
- 238000002513 implantation Methods 0.000 description 3
- 239000012528 membrane Substances 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 238000011065 in-situ storage Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 238000013507 mapping Methods 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 239000006185 dispersion Substances 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000007687 exposure technique Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002736 metal compounds Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
- H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
- H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/482—Bit lines
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
Abstract
반도체 장치 및 이의 제조 방법을 제공한다. 기판의 상부에 활성 영역이 제공되고, 상기 활성 영역을 정의하고 상기 활성 영역의 상면보다 높은 상면을 갖는 소자분리막이 제공된다. 상기 활성 영역에 연결되는 콘택 구조체가 제공된다. 상기 콘택 구조체는 상기 소자분리막의 측벽 및 상기 활성 영역의 상면에 의하여 정의되는 갭 영역을 채우는 제 1 부분 및 상기 소자분리막과 수직적으로 오버랩되는 제 2 부분을 포함한다.
Description
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자산업에서 중요한 요소로 각광받고 있다. 하지만, 전자 산업이 고도로 발전함에 따라, 반도체 소자의 고집적화 경향이 심화되고 있다. 반도체 소자의 고집적화를 위하여, 반도체 소자의 패턴들의 선폭이 점점 감소되고 있다. 하지만, 최근에 패턴들의 미세화는 새로운 노광 기술 및/또는 높은 비용의 노광 기술 등을 요구하고 있어, 반도체 소자의 고집적화가 점점 어려워지고 있다. 이에 따라, 최근에, 새로운 집적도 기술에 대한 많은 연구가 진행되고 있다.
본 발명이 해결하려는 과제는 전기적 특성이 향상된 반도체 장치를 제공하는데 있다.
상기 과제를 달성하기 위한 본 발명에 따른 반도체 장치는, 기판의 상부에 제공되는 활성 영역; 상기 활성 영역을 정의하고 상기 활성 영역의 상면보다 높은 상면을 갖는 소자분리막; 및 상기 활성 영역에 연결되는 콘택 구조체를 포함하고, 상기 콘택 구조체는: 상기 소자분리막의 측벽 및 상기 활성 영역의 상면에 의하여 정의되는 갭 영역을 채우는 제 1 부분; 및 상기 소자분리막과 수직적으로 오버랩되는 제 2 부분을 포함할 수 있다.
상기 제 1 부분은 상기 소자분리막의 측벽 및 상기 활성 영역의 상면과 접할 수 있다.
상기 제 1 부분의 하면은 상기 활성 영역의 상면을 완전히 덮을 수 있다.
상기 기판 상에 제공되는 도전라인들을 더 포함하고, 상기 제 2 부분은 상기 도전 라인들 사이에 제공되고, 상기 제 1 부분은 상기 도전 라인들 아래로 연장될 수 있다.
상기 기판 내에 매립된 셀 게이트 구조체를 더 포함하고, 상기 갭 영역은 상기 셀 게이트 구조체의 측벽에 의하여 더 정의될 수 있다.
상기 제 1 부분의 측벽은 상기 셀 게이트 구조체의 측벽과 접할 수 있다.
상기 활성 영역은 상기 셀 게이트 구조체의 양 단에 제공되는 제 1 활성 영역 및 제 2 활성 영역을 포함하고, 상기 콘택 구조체는 상기 제 2 활성 영역에 연결될 수 있다.
상기 콘택 구조체에 연결되는 정보 저장부를 더 포함할 수 있다.
상기 정보 저장부는 하부 전극, 상부 전극 및 상기 하부 전극과 상기 상부 전극 사이의 절연층을 포함할 수 있다.
상기 기판 상에 제공되고 상기 셀 게이트 구조체와 교차하는 도전라인들을 더 포함하고, 상기 제 1 활성 영역은 상기 도전 라인들과 연결될 수 있다.
상기 도전 라인들은: 상기 소자 분리막과 수직적으로 오버랩되는 제 3 부분; 및 상기 소자 분리막의 측벽 및 상기 제 1 활성 영역의 상면에 의하여 정의되는 영역을 채우는 제 4 부분을 포함할 수 있다.
상기 도전라인들 사이에 제공되고 상기 도전라인들과 함께 상기 제 2 부분을 정의하는 제 1 층간 절연 패턴; 및 상기 소자분리막과 상기 도전라인들 사이에 제공되고 상기 제 1 층간 절연 패턴과 식각 선택성이 있는 물질을 포함하는 식각 정지막을 더 포함할 수 있다.
상기 셀 게이트 구조체는: 상기 기판에 형성된 트렌치 내에 차례로 제공되는 게이트 절연층 및 게이트 도전층; 및 상기 게이트 절연층의 상면 및 상기 게이트 도전층의 상면을 덮고 상기 트렌치를 채우는 캐핑층을 포함할 수 있다.
상기 기판은: 상기 셀 게이트 구조체가 제공되는 셀 영역; 및 주변 게이트 구조체가 제공되는 주변 회로 영역을 포함하고, 상기 주변 회로 영역의 기판의 상면은 상기 캐핑층의 상면보다 낮을 수 있다.
상기 콘택 구조체는 상기 제 1 부분과 상기 활성영역 사이에 도전성 식각 정지층을 더 포함하고, 상기 도전성 식각 정지층은 상기 소자 분리막의 측벽을 따라 연장될 수 있다.
기판의 활성 영역을 정의하는 소자분리막; 상기 기판 상에 제공되는 도전라인들; 및 상기 도전라인들 사이에 제공되고 상기 활성 영역과 연결되는 콘택 구조체를 포함하고, 상기 콘택 구조체의 하부는 상기 도전라인들 아래로 연장될 수 있다.
상기 콘택 구조체의 하부는 상기 소자분리막의 측벽 및 상기 활성 영역의 상면에 의하여 정의되는 갭 영역을 채울 수 있다.
상기 콘택 구조체의 상부는 상기 소자분리막과 수직적으로 오버랩될 수 있다.
상기 기판 내에 매립된 셀 게이트 구조체를 더 포함하고, 상기 갭 영역은 상기 셀 게이트 구조체의 측벽에 의하여 더 정의될 수 있다.
상기 셀 게이트 구조체의 양단에 배치된 제 1 불순물 영역 및 제 2 불순물 영역을 더 포함하고, 상기 콘택 구조체는 상기 제 2 불순물 영역에 연결되고, 상기 도전라인들은 상기 제 1 불순물 영역에 연결될 수 있다.
기판의 활성 영역 상에 희생 패턴을 형성하는 것; 상기 희생 패턴 상에 상기 활성 영역과 교차하는 도전 라인들을 형성하는 것; 상기 도전 라인들 사이에 상기 희생 패턴을 노출하는 예비 콘택홀을 형성하는 것; 상기 희생 패턴을 선택적으로 제거하여 상기 예비 콘택홀이 상기 기판 방향으로 연장된 콘택홀을 형성하는 것; 및 상기 콘택홀 내에 콘택 구조체를 형성하는 것을 포함할 수 있다.
상기 희생 패턴을 형성하는 것은; 상기 기판 상에 희생층을 형성하는 것; 및
상기 희생층을 관통하여 상기 기판의 활성 영역을 정의하는 소자분리막을 형성하는 것을 포함할 수 있다.
상기 희생층은 상기 소자분리막 및 상기 기판과 식각 선택성있는 물질로 형성될 수 있다.
상기 희생층은 실리콘-게르마늄 화합물, 실리콘 질화막, 실리콘 산화질화막, 또는 실리콘-금속 화합물 중 적어도 하나를 포함하는 물질로 형성될 수 있다.
상기 기판은 셀 어레이 영역 및 주변 회로 영역을 포함하고, 상기 희생층은 상기 셀 어레이 영역 및 상기 주변 회로 영역 상에 형성될 수 있다.
상기 주변 회로 영역 상에 주변 게이트 절연막 및 주변 게이트 전극을 차례로 형성하는 것을 더 포함하고, 상기 주변 회로 영역 상에 형성된 상기 희생층은 상기 주변 게이트 절연막의 형성 전에 제거될 수 있다.
상기 예비 콘택홀은 상기 소자분리막의 상면을 노출하도록 형성될 수 있다.
상기 도전 라인들은 희생 패턴과 수직적으로 오버랩되고, 상기 콘택 구조체는 상기 도전 라인들 아래로 연장되도록 형성될 수 있다.
상기 기판의 상부에 불순물 영역을 형성하는 것; 및 상기 기판에 매립된 셀 게이트 구조체를 형성하는 것을 더 포함하고, 상기 불순물 영역은 상기 셀 게이트 구조체에 의하여 제 1 불순물 영역 및 제 2 불순물 영역으로 분리되고, 상기 희생 패턴은 상기 셀 게이트 구조체에 의하여 제 1 희생 패턴 및 제 2 희생 패턴으로 분리될 수 있다.
상기 예비 콘택홀은 상기 제 2 희생 패턴을 노출하고, 상기 콘택홀은 상기 제 2 불순물 영역을 노출할 수 있다.
상기 제 2 불순물 영역, 및 상기 예비 콘택홀, 및 상기 콘택홀은 각각 복수 개가 제공되고, 상기 복수 개의 예비 콘택홀들의 깊이는 서로 다를 수 있다.
상기 복수 개의 콘택홀들의 깊이는 실질적으로 동일하게 형성될 수 있다.
상기 도전 라인들을 형성하는 것은 상기 제 1 희생 패턴을 제거하여 상기 제 1 불순물 영역을 노출하는 것을 포함할 수 있다.
상기 도전 라인들을 형성하는 것은 상기 제 1 및 제 2 희생 패턴들을 덮는 반도체층을 형성하는 것을 더 포함하고, 상기 제 1 희생 패턴을 제거하는 것은 상기 반도체층을 관통하여 상기 제 1 불순물 영역을 노출하는 관통홀을 형성하는 것을 포함할 수 있다.
상기 관통홀을 형성하는 것은: 상기 반도체층을 식각하여 상기 제 1 희생 패턴을 노출하는 것; 및 상기 제 1 희생 패턴을 선택적으로 제거하는 것을 포함할 수 있다.
상기 희생 패턴을 형성하는 것은: 상기 기판의 활성층을 정의하는 소자분리막을 형성하는 것; 상기 활성층의 상부를 식각하여 리세스 영역을 형성하는 것을 포함하고, 상기 희생 패턴은 상기 리세스 영역 내에 형성될 수 있다.
상기 희생 패턴을 형성하기 전에, 상기 리세스 영역 내에 제 1 식각 정지막을 형성하는 것을 더 포함할 수 있다.
상기 제 1 식각 정지막은 도전성 물질로 형성될 수 있다.
상기 희생 패턴과 상기 도전 라인들 사이에 제 2 식각 정지막을 형성하는 것을 더 포함할 수 있다.
상기 예비 콘택홀을 형성하는 것은 상기 제 2 식각 정지막을 식각 정지막으로 이용하여 수행될 수 있다.
본 발명의 실시예들에 따르면, 전기적 특성이 향상된 반도체 장치를 제공할 수 있다.
도 1a 내지 도 11a는 본 발명의 일 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 평면도들이다.
도 1b 내지 도 11b는 각각 도 1a 내지 도 11a의 A-A'선에 따른 단면도들이다.
도 1c 내지 도 11c는 각각 도 1a 내지 도 11a의 B-B'선 및 C-C'선에 따른 단면도들이다.
도 1d는 도 1a의 Q영역의 확대도이다.
도 12a 내지 도 14a는 본 발명의 다른 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 도면들로, 도 1a의 A-A'선에 따른 단면도들이다.
도 12b 내지 도 14b는 도 1a의 B-B'선 및 C-C'선에 따른 단면도들이다.
도 15a 내지 도 23a는 본 발명의 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들이다.
도 15b 내지 도 23b는 각각 도 15a 내지 도 23a의 A-A'선에 따른 단면도들이다.
도 15c 내지 도 23c는 각각 도 15a 내지 도 23a의 B-B'선 및 C-C'선에 따른 단면도들이다.
도 24a 및 도 24b는 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 단면도들이다.
도 25a 내지 도 29a는 본 발명의 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들이다.
도 25b 내지 도 29b는 각각 도 25a 내지 도 29a의 A-A'선에 따른 단면도들이다.
도 25c 내지 도 29c는 각각 도 25a 내지 도 29a의 B-B'선 및 C-C'선에 따른 단면도들이다.
도 30은 본 발명의 기술적 사상에 기초한 반도체 장치를 포함하는 전자 장치를 도식적으로 설명한 블록도 이다.
도 31은 본 발명의 기술적 사상에 기초한 반도체 장치를 포함하는 메모리 시스템을 도식적으로 설명한 블록도이다.
도 1b 내지 도 11b는 각각 도 1a 내지 도 11a의 A-A'선에 따른 단면도들이다.
도 1c 내지 도 11c는 각각 도 1a 내지 도 11a의 B-B'선 및 C-C'선에 따른 단면도들이다.
도 1d는 도 1a의 Q영역의 확대도이다.
도 12a 내지 도 14a는 본 발명의 다른 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 도면들로, 도 1a의 A-A'선에 따른 단면도들이다.
도 12b 내지 도 14b는 도 1a의 B-B'선 및 C-C'선에 따른 단면도들이다.
도 15a 내지 도 23a는 본 발명의 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들이다.
도 15b 내지 도 23b는 각각 도 15a 내지 도 23a의 A-A'선에 따른 단면도들이다.
도 15c 내지 도 23c는 각각 도 15a 내지 도 23a의 B-B'선 및 C-C'선에 따른 단면도들이다.
도 24a 및 도 24b는 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 단면도들이다.
도 25a 내지 도 29a는 본 발명의 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들이다.
도 25b 내지 도 29b는 각각 도 25a 내지 도 29a의 A-A'선에 따른 단면도들이다.
도 25c 내지 도 29c는 각각 도 25a 내지 도 29a의 B-B'선 및 C-C'선에 따른 단면도들이다.
도 30은 본 발명의 기술적 사상에 기초한 반도체 장치를 포함하는 전자 장치를 도식적으로 설명한 블록도 이다.
도 31은 본 발명의 기술적 사상에 기초한 반도체 장치를 포함하는 메모리 시스템을 도식적으로 설명한 블록도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다 또한 게이트 전극이 채널 영역 상에 있다고 언급되어 지는 경우에 그것은 게이트 전극이 채널 영역의 위 또는 옆에 배치될 수 있음을 의미한다. 또한, 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1막질로 언급된 막질이 다른 실시예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 본 명세서에서 '및/또는' 이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다. 이하, 실시예들에서 본 발명의 반도체 장치는 DRAM 장치로 설명되었으나, 본 발명의 기술적 사상은 DRAM 장치에 한정되지 않으며, 자기 메모리 장치(MRAM), 상변화 메모리 장치(PRAM), 강유전체 메모리 장치(FRAM), 저항 메모리 장치(RRAM) 등을 포함할 수 있다.
도 1a는 본 발명의 일 실시예에 따른 반도체 장치의 평면도이다. 도 1b는 도 1a의 A-A'선에 따른 단면도이다. 도 1c는 도 1a의 B-B'선 및 C-C'선에 다른 단면도이다. 도 1d는 도 1a의 Q영역의 확대도이다.
도 1a 내지 도 1d를 참조하여, 셀 어레이 영역(CAR) 및 주변 회로 영역(PCR)을 포함하는 기판(100)이 제공될 수 있다. 상기 기판(100)은, 일 예로, 실리콘, 게르마늄, 실리콘-게르마늄 등의 반도체 기판일 수 있다. 상기 셀 어레이 영역(CAR)은 메모리 셀들이 배치되는 영역일 수 있다. 상기 주변 회로 영역(PCR)은 워드라인 드라이버(driver), 센스 앰프(sense amplifier), 로우(row) 및 칼럼(column) 디코더들 및 제어 회로들이 배치되는 영역일 수 있다. 상기 기판(100)은 상기 셀 어레이 영역(CAR)에 제 1 활성 영역들(ACT1)을 정의하고, 상기 주변 회로 영역(PCR)에 제 2 활성 영역(ACT2)을 정의하는 소자 분리막(101)을 포함할 수 있다. 상기 소자 분리막(101)은 상기 활성 영역들(ACT1, ACT2)의 상면으로부터 위로 돌출될 수 있다. 상기 제 1 활성 영역들(ACT1)들은 수평적으로 분리된 바들(bars)의 형태를 가지며, 제 1 방향(이하, x방향)및 제 2 방향(이하, y방향) 모두에 대하여 비수직한(non-perpendicular) 제 3 방향(s)으로 연장될 수 있다. 상기 제 1 활성 영역들(ACT1) 사이의 y 방향으로의 거리는 서로 다를 수 있다.
상기 제 1 활성 영역들(ACT1)의 상부에 제 1 및 제 2 불순물 영역들(21, 22)이 제공될 수 있다. 상기 불순물 영역들(21, 22)은 상기 기판(100)과 다른 도전형의 불순물 이온들로 도핑된 영역일 수 있다. 하나의 제 1 활성 영역(ACT1) 에서, 제 1 불순물 영역(21)은 한 쌍의 제 2 불순물 영역들(22) 사이에 제공되고, 상기 제 1 불순물 영역(21)과 상기 제 2 불순물 영역들(22)은 트렌치들(11)에 의하여 분리될 수 있다.
상기 셀 어레이 영역(CAR)의 기판(100) 내에 매립된 셀 게이트 구조체들이 제공될 수 있다. 상기 셀 게이트 구조체들은 반도체 장치의 워드라인 구조체들(WS)일 수 있다. 상기 워드라인 구조체들(WS)은 상기 트렌치들(11) 내에 제공되고, y 방향을 따라 연장될 수 있다. 상기 워드라인 구조체들(WS)은 상기 트렌치들(11) 내에 차례로 형성된 게이트 절연막들(121), 게이트 전극들(126) 및 게이트 캐핑 패턴들(129)을 포함할 수 있다.
상기 셀 어레이 영역(CAR) 상에, 상기 제 1 불순물 영역들(21)에 접속되고 x 방향으로 연장되는 도전 라인들이 제공될 수 있다. 상기 도전 라인들은 비트라인 구조체들(BS)일 수 있다. 상기 주변 회로 영역(PCR) 상에 주변 게이트 구조체(PG)가 제공될 수 있다. 상기 비트라인 구조체들(BS)과 상기 주변 게이트 구조체(PG) 각각은 제 1 도전 패턴, 제 2 도전 패턴, 및 상기 제 1 도전 패턴과 상기 제 2 도전 패턴 사이의 배리어 패턴을 포함할 수 있다. 일 예로, 상기 비트라인 구조체들(BS)은 상기 제 1 불순물 영역들(21)과 접하는 제 1 도전 패턴들(147), 상기 제 1 도전 패턴(147) 층 상에 차례로 형성된 배리어 패턴(152), 제 2 도전 패턴(162), 및 캐핑 패턴(172)을 포함할 수 있다. 상기 비트라인 구조체들(BS)은 상기 제 1 도전 패턴들(147)들 사이에 분리 패턴들을 포함할 수 있다. 일 예로 상기 분리 패턴들은 제 1 반도체 패턴들(141)일 수 있다. 상기 제 1 반도체 패턴들(141)은 도핑되지 않은 폴리 실리콘을 포함할 수 있다. 상기 셀 어레이 영역(CAR) 상의 배리어 패턴(152)은 그의 하면이 상기 제 1 도전 패턴들(147) 및 상기 제 1 반도체 패턴들(141)과 교대로 접촉하며 x 방향으로 연장될 수 있다. 상기 제 1 도전 패턴(147)의 하면은 상기 제 2 불순물 영역들(22)의 상면보다 낮을 수 있다. 본 구조는 이하 설명될 반도체 장치의 제조 방법을 통하여 보다 상세히 설명된다. 다른 실시예에 있어서, 상기 분리 패턴들은 실리콘 산화막, 실리콘 산화질화막 등의 절연 패턴일 수 있다.
상기 주변 게이트 구조체(PG)는 상기 기판(100) 상에 차례로 형성된 게이트 절연막(132), 제 1 도전 패턴(143), 배리어 패턴(153), 제 2 도전 패턴(163) 및 캐핑 패턴(173)을 포함할 수 있다. 상기 비트라인 구조체들(BS) 및 상기 주변 게이트 구조체(PG)는 각각 제 1 스페이서(SP1) 및 제 2 스페이서(SP2)를 더 포함할 수 있다.
상기 셀 어레이 영역(CAR) 상의 제 1 도전 패턴들(147) 및 상기 주변 회로 영역(PCR) 상의 제 1 도전 패턴(143)은 동일한 물질을 포함할 수 있다. 일 예로, 상기 제 1 도전 패턴들(147, 143)은 도핑된 폴리 실리콘일 수 있다. 상기 셀 어레이 영역(CAR) 상의 제 1 도전 패턴들(147) 및 상기 주변 회로 영역(PCR) 상의 제 1 도전 패턴(143)의 도전형은 서로 다르거나, 이와는 달리 서로 동일할 수 있다.
상기 셀 어레이 영역(CAR) 상의 제 2 도전 패턴(162) 및 상기 주변 회로 영역(PCR) 상의 제 2 도전 패턴(163)은 동일한 물질을 포함할 수 있다. 일 예로, 상기 제 2 도전 패턴들(162, 163)은 W, Ti, 또는 Ta 중 적어도 하나를 포함할 수 있다. 상기 캐핑 패턴들(172, 173) 및 상기 스페이서들(SP1, SP2)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산화질화물 중 적어도 하나를 포함할 수 있다.
상기 셀 어레이 영역(CAR) 상의 배리어 패턴(152) 및 상기 주변 회로 영역(PCR) 상의 배리어 패턴(153)은 동일한 물질을 포함할 수 있다. 일 예로, 상기 배리어 패턴들(152, 153)은 금속-실리콘 화합물 및/또는 도전성 금속 질화물을 포함할 수 있다. 일 예로, 상기 배리어 패턴들(152, 153)은 WN 및/또는 WSi를 포함할 수 있다.
상기 제 2 불순물 영역들(22)에 연결되는 정보 저장부들이 제공될 수 있다. 본 발명의 일 실시예에 따른 반도체 장치가 디램(DRAM) 소자인 경우, 상기 제 2 불순물 영역들(22)과 전기적으로 연결되는 커패시터들(CAP)이 제공될 수 있다. 상기 커패시터들(CAP)은 하부 전극들(182), 상부 전극(184), 및 상기 하부 전극들과 상기상부 전극(184) 사이의 유전층(183)을 포함할 수 있다.
상기 커패시터들(CAP)은 콘택 구조체들(CT)을 통하여 상기 제 2 불순물 영역들(22)에 연결될 수 있다. 상기 콘택 구조체들(CT)은 상기 비트라인 구조체들(BS) 사이의 콘택홀들(ECH) 내에 제공될 수 있다. 상기 콘택 구조체들(CT)은 상기 소자분리막(101)의 측벽 및 상기 제 1 활성 영역(ACT1)의 상면(이하, 상기 제 2 불순물 영역들(22)의 상면)에 의하여 정의되는 갭 영역(GP)을 채우는 제 1 부분(CP1)을 포함할 수 있다. 도 1d에 도시된 바와 같이, 상기 갭 영역(GP)은 상기 워드라인 구조체들(WS)의 측벽(SD)에 의하여 더 정의될 수 있다. 즉, 상기 갭 영역(GP)은 상기 소자분리막(101)의 측벽 및 상기 워드라인 구조체들(WS)의 측벽(SD)에 의하여 정의될 수 있다. 상기 콘택 구조체들(CT)은 상기 제 1 부분(CP1)으로부터 연장되고, 상기 소자분리막(101)과 수직적으로 오버랩되는 제 2 부분(CP2)을 포함할 수 있다.
상기 제 1 부분(CP1)은 상기 소자분리막(101)의 측벽 및 상기 제 2 불순물 영역들(22)의 상면과 접할 수 있다. 상기 제 1 부분(CP1)은 상기 워드라인 구조체들(WS)의 측벽(SD)과 접할 수 있다. 상기 제 1 부분(CP1)의 하면은 상기 제 2 불순물 영역들(22)의 상면을 완전히 덮을 수 있다. 일 예로, 도 1d에 도시된 바와 같이, 상기 제 1 부분(CP1)의 하면은 상기 제 2 불순물 영역들(22)의 상면과 실질적으로 동일 면적을 점유할 수 있다. 상기 제 1 부분(CP1)은 상기 비트라인 구조체들(BS)과 수직적으로 오버랩될 수 있다. 즉, 상기 제 1 부분(CP1)은 상기 비트라인 구조체들(BS)의 아래로 연장될 수 있다.
상기 제 2 부분(CP2)은 상기 비트라인 구조체들(BS) 사이로 연장될 수 있다. 일 예로, 상기 제 2 부분(CP2)은 상기 비트라인 구조체들(BS)의 측벽 및 제 1 층간 절연 패턴들(82)의 측벽과 접할 수 있다. 상기 제 1 층간 절연 패턴들(82)은 실리콘 산화막, 실리콘 산화질화막, 또는 실리콘 질화막 중 적어도 하나를 포함할 수 있다. 상기 콘택 구조체들(CT)은 도핑된 폴리 실리콘, 금속, 도전성 금속 질화막, 또는 금속-반도체 화합물 중 적어도 하나를 포함할 수 있다.
상기 콘택 구조체들(CT)과 상기 커패시터들(CAP) 사이에 콘택 패드들(115)이 제공될 수 있다. 상기 콘택 패드들(115)은 제 2 층간 절연막(116) 내에 제공되고, 상기 콘택 구조체들(CT)과 상기 하부 전극들(182)을 전기적으로 연결할 수 있다. 상기 제 2 층간 절연막(116)은 실리콘 산화막, 실리콘 산화질화막, 또는 실리콘 질화막 중 적어도 하나를 포함할 수 있다.
제 1 층간 절연막(81) 및 상기 제 2 층간 절연막(116)을 관통하여 상기 주변 회로 영역(PCR)의 제 3 불순물 영역(23)에 접속되는 주변 콘택(186)이 제공될 수 있다. 상기 주변 콘택(186)은 주변 도전 라인(185)에 접속될 수 있다. 상기 주변 도전 라인(185) 상에 제 3 층간 절연막(117)이 제공될 수 있다. 상기 주변 도전 라인(185)은 상기 비트라인 구조체들(BS)과 전기적으로 연결될 수 있으나, 이에 한정되지 않는다.
본 발명의 일 실시예에 따른 상기 콘택 구조체들(CT)은 상기 제 2 불순물 영역들(22)과 일정한 접촉 면적을 가질 수 있다. 또한 상기 콘택 구조체들(CT)은 상기 제 2 불순물 영역들(22)의 상면까지의 깊이가 일정하게 제공될 수 있다. 따라서 상기 콘택홀들(ECH)과 상기 제 2 불순물 영역(22)의 오정렬 시 발생할 수 있는 누설 전류 증가 또는 접촉 저항 증가를 방지할 수 있다.
도 2a 내지 도 11a는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들이다. 도 2b 내지 도 11b는 각각 도 2a 내지 도 11a의 A-A'선에 따른 단면도들이다. 도 2c 내지 도 11c는 각각 도 2a 내지 도 11a의 B-B'선 및 C-C'선에 따른 단면도들이다.
도 2a, 도 2b 및 도 2c를 참조하여, 기판(100)의 셀 어레이 영역(CAR)에 불순물 영역(20)이 형성될 수 있다. 상기 기판(100)은, 일 예로, 실리콘, 게르마늄, 실리콘-게르마늄 등의 반도체 기판일 수 있다. 상기 불순물 영역(20)은 상기 기판(100)과 다른 도전형의 불순물 이온들을 상기 기판(100)의 상부에 이온주입하여 형성될 수 있다. 다른 실시예에 있어서, 상기 불순물 영역(20)은 본 단계가 아닌 이후의 단계에서 형성될 수 있다. 주변 회로 영역(PCR) 상에는 마스크 패턴(미도시)이 형성될 수 있고, 그 결과 상기 불순물 영역(20)이 형성되지 않을 수 있다. 상기 마스크 패턴 상기 이온 주입 공정 이후 제거될 수 있다.
상기 기판(100) 상에 희생층(70)이 형성될 수 있다. 상기 희생층(70)은 상기 셀 어레이 영역(CAR) 및 상기 주변 회로 영역(PCR)에 형성될 수 있다. 상기 희생층(70)은 상기 기판(100) 및 이하 설명될 소자 분리막과 식각 선택성 있는 물질로 형성될 수 있다. 일 예로, 상기 희생층(70)은 실리콘-게르마늄 화합물, 실리콘 질화막, 실리콘 산화질화막, 또는 실리콘-금속 화합물 중 적어도 하나를 포함하는 물질로 형성될 수 있다.
도 3a, 도 3b 및 도 3c를 참조하여, 상기 기판(100)에 소자 분리막들(101)이 형성되어 셀 어레이 영역(CAR)에 제 1 활성 영역들(ACT1)을 정의하고, 주변 회로 영역(PCR)에 제 2 활성 영역(ACT2)을 정의할 수 있다. 상기 제 1 활성 영역들(ACT1)들은 수평적으로 분리된 바들(bars)의 형태를 가지며, 제 1 방향(이하, x방향)및 제 2 방향(이하, y방향) 모두에 대하여 비수직한(non-perpendicular) 제 3 방향(s)으로 연장될 수 있다. 상기 x 방향 및 상기 y 방향은 서로 교차되는 방향일 수 있다. 상기 희생층(70)은 상기 기판(100)의 상부와 함께 패터닝되어 상기 제 1 활성 영역들(ACT1) 및 상기 제 2 활성 영역(ACT2) 상에 각각 분리된 예비 희생 패턴(74)이 될 수 있다.
도 4a, 도 4b 및 도 4c를 참조하여, 상기 셀 어레이 영역(CAR)의 기판(100)의 상부에 트렌치들(11)이 형성될 수 있다. 상기 트렌치들(11)은 y 방향으로 연장되며 상기 x 방향으로 상호 이격되도록 형성되어, 상기 불순물 영역(20)을 제 1 불순물 영역들(21) 및 제 2 불순물 영역들(22)으로 분리할 수 있다. 즉, 하나의 제 1 활성 영역(ACT1) 에서, 제 1 불순물 영역(21)은 한 쌍의 제 2 불순물 영역들(22) 사이에 제공되고, 상기 제 1 불순물 영역(21)과 상기 제 2 불순물 영역들(22)은 상기 트렌치들(11)에 의하여 분리될 수 있다. 상기 트렌치들(11)은 상기 예비 희생 패턴(74)을 복수의 희생 패턴들로 분리할 수 있다. 이하, 상기 제 1 불순물 영역들(21) 상의 희생 패턴은 제 1 희생 패턴들(71)로 호칭되고, 상기 제 2 불순물 영역들(22) 상의 희생 패턴은 제 2 희생 패턴들(72)로 호칭될 수 있다. 상기 주변 회로 영역(PCR) 상의 희생 패턴은 제 3 희생 패턴(73)으로 호칭될 수 있다.
상기 트렌치들(11)은 상기 기판(100)상에 마스크 패턴(111)을 형성 한 후, 이를 식각마스크로 이용한 건식 및/또는 습식 식각 공정에 의하여 형성될 수 있다. 일 예로, 상기 마스크 패턴(111)은 포토레지스트, 실리콘 질화막, 및 실리콘산화막 중 적어도 하나를 포함할 수 있다. 상기 트렌치들(11)의 깊이는 상기 소자 분리막(101)의 깊이보다 얕을 수 있다.
상기 트렌치들(11)이 형성된 결과물 상에, 제 1 절연층(120), 도전층(125), 및 매립층(128)이 차례로 형성될 수 있다. 상기 트렌치들(11) 내에 상기 제 1 절연층(120) 및 상기 도전층(125)이 형성된 후, 상기 트렌치들(11)을 채우도록 상기 매립층(128)이 형성될 수 있다. 상기 매립층(128)의 형성 공정은 상기 도전층(125) 상에 절연층을 형성한 후, 평탄화 공정을 수행하는 것을 포함할 수 있다.
일 예로, 상기 제 1 절연층(120)은 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 상기 도전층(125)은 도핑된 반도체 물질, 도전성 금속 질화물, 금속, 또는 금속-반도체 화합물 중 적어도 하나를 포함할 수 있다. 상기 매립층(128)은 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 상기 제 1 절연층(120), 상기 도전층(125) 및 상기 매립층(128)은 각각 화학적 기상 증착(Chemical Vapor Deposition:CVD), 물리적 기상 증착(Physical Vapor Deposition:PVD), 또는 원자층 증착(Atomic Layer Depositon: ALD) 중 적어도 하나로 형성될 수 있다.
도 5a, 도 5b 및 도 5c를 참조하여, 상기 제 1 절연층(120) 및 상기 도전층(125)이 식각되어 상기 트렌치들(11) 내로 한정될 수 있다. 상기 식각 공정에 의하여 상기 제 1 절연층(120)은 상호 분리된 게이트 절연막들(121)이 될 수 있고, 상기 도전층(125)은 상호 분리된 게이트 전극들(126)이 될 수 있다. 상기 식각 공정은 상기 매립층(128)이 제거될 때까지 수행될 수 있으며, 그 결과 상기 게이트 절연막들(121) 및 상기 게이트 전극들(126)의 상면은 상기 트렌치들(11)의 상면보다 낮게 형성될 수 있다. 상기 마스크 패턴(111)은 상기 식각 공정에 의하여 함께 제거될 수 있다. 상기 주변 회로 영역(PCR) 상에 형성된 상기 제 1 절연층(120) 및 상기 도전층(125)은 상기 식각 공정에 의하여 제거될 수 있다.
상기 게이트 전극들(126) 상에 게이트 캐핑 패턴들(129)이 형성될 수 있다. 상기 게이트 캐핑 패턴들(129)은 상기 게이트 전극들(126)이 형성된 상기 트렌치들(11)의 나머지 부분을 채우는 절연막을 형성한 후, 상기 기판(100)의 상면이 노출될 때까지 평탄화 공정을 수행하여 형성될 수 있다. 상기 주변 회로 영역(PCR) 상에 형성된 상기 절연막은 상기 평탄화 공정에 의하여 제거될 수 있다. 상기 게이트 캐핑 패턴들(129)은 실리콘 질화막, 실리콘 산화막, 또는 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 상기 게이트 캐핑 패턴들(129)의 형성 결과, 상기 트렌치들(11) 내에 셀 게이트 구조체들이 형성될 수 있다. 상기 셀 게이트 구조체들은 반도체 장치의 워드라인 구조체들(WS)일 수 있다.
도 6a, 도 6b, 및 도 6c를 참조하여, 상기 주변 회로 영역(PCR) 상의 제 3 희생 패턴(73)이 제거될 수 있다. 상기 제 3 희생 패턴(73)의 제거에 의하여 노출된 상기 주변 회로 영역(PCR)의 기판(100)의 상면은 상기 셀 어레이 영역(CAR)의 게이트 캐핑 패턴들(129)의 상면보다 낮을 수 있다. 상기 제 3 희생 패턴(73)의 제거는 상기 셀 어레이 영역(CAR)을 덮는 마스크 패턴(112)을 형성한 후, 상기 마스크 패턴(112)에 의하여 노출된 상기 제 3 희생 패턴(73)을 선택적으로 식각하는 것을 포함할 수 있다. 일 예로, 상기 마스크 패턴(112)은 포토레지스트, 실리콘 질화막, 및 실리콘산화막 중 적어도 하나를 포함할 수 있다. 상기 제 3 희생 패턴(73)의 선택적 식각 공정은 상기 기판(100) 및 상기 소자분리막(101)의 식각을 최소화하면서 상기 제 3 희생 패턴(73)을 선택적으로 제거할 수 있는 식각액 또는 식각 가스로 수행될 수 있다. 일 예로, 상기 제 3 희생 패턴(73)이 실리콘-게르마늄을 포함하는 경우, 상기 제 3 희생 패턴(73)의 선택적 제거는 과초산(peracetic acid)을 포함하는 식각액을 사용하여 수행될 수 있다. 상기 식각액은 불산(HF) 수용액 및 순수(deionized water)를 더 포함할 수 있다. 다른 실시예에 있어서, 상기 제 3 희생 패턴(73)이 실리콘 질화막을 포함하는 경우, 상기 제 3 희생 패턴(73)의 선택적 제거는 인산(H3PO4)을 포함하는 식각액을 사용하여 수행될 수 있다.
상기 제 3 희생 패턴(73)이 제거된 후, 상기 주변 회로 영역(PCR) 상에 제 2 절연층(131)이 형성될 수 있다. 상기 제 2 절연층(131)은 실리콘 산화물, 실리콘 산화질화물, 및 상기 실리콘 산화물보다 유전상수가 높은 고유전층 중 적어도 하나를 포함할 수 있다. 일 예로, 상기 제 2 절연층(131)은 열 산화 공정으로 형성될 수 있다.
도 7a, 도 7b, 및 도 7c를 참조하여, 상기 마스크 패턴(112)이 제거된 후, 상기 셀 어레이 영역(CAR) 및 상기 주변 회로 영역(PCR) 상에 제 1 반도체 패턴들(141)이 형성될 수 있다. 일 예로, 상기 제 1 반도체 패턴들(141)은 도핑되지 않은 실리콘층일 수 있다. 상기 제 1 반도체 패턴들(141)을 관통하여 상기 제 1 불순물 영역들(21)을 노출하는 관통홀들(12)이 형성될 수 있다. 상기 제 1 희생 패턴들(71)은 상기 관통홀들(12)의 형성에 의하여 제거될 수 있다. 일 예로, 상기 관통홀들(12)은 원형 또는 타원형일 수 있다. 상기 관통홀들(12)은 상기 제 1 반도체 패턴들(141) 상에 마스크 패턴(113)을 형성한 후, 이를 식각마스크로 이용한 건식 및/또는 습식 식각 공정에 의하여 형성될 수 있다. 상기 주변 회로 영역(PCR) 상의 제 1 반도체 패턴들(141)은 상기 관통홀들(12)의 형성 전 또는 형성 후에 불순물 이온들에 의하여 도핑될 수 있다. 일 예로, 상기 셀 어레이 영역(CAR)을 덮는 마스크 패턴(미도시)을 형성한 후, 상기 주변 회로 영역(PCR) 상의 상기 제 1 반도체 패턴들(141)에 불순물 주입 공정이 수행할 수 있다. 불순물이 주입된 상기 제 1 반도체 패턴들(141)은 상기 주변 회로 영역(PCR)의 트랜지스터가 PMOS 트랜지스터인지 NMOS 트랜지스터인지에 따라 p형 또는 n형의 도전형을 가질 수 있다.
도 8a, 도 8b, 및 도 8c를 참조하여, 상기 관통홀들(12)을 채우는 제 1 도전 패턴들(147)이 형성될 수 있다. 일 예로, 상기 제 1 도전 패턴들(147)은 도핑된 실리콘층일 수 있다. 상기 제 1 도전 패턴들(147)은 상기 마스크 패턴(113)을 제거한 뒤, 상기 관통홀들(12)을 채우는 반도체층을 형성한 후, 평탄화 공정에 의하여 형성될 수 있다. 상기 제 1 도전 패턴들(147)은 상기 제 1 불순물 영역들(21)과 동일한 불순물로 인-시츄(in-situ) 도핑될 수 있다.
상기 제 1 도전 패턴들(147)이 형성된 결과물 상에, 배리어층, 제 2 도전층 및 캐핑층이 차례로 형성될 수 있다. 상기 제 1 반도체 패턴들(141), 상기 배리어층, 상기 제 2 도전층 및 상기 캐핑층이 패터닝되어 상기 셀 어레이 영역(CAR) 상에 도전 라인들이 형성되고, 상기 주변 회로 영역(PCR)에 주변 게이트 구조체(PG)가 형성될 수 있다. 상기 도전 라인들은 반도체 장치의 비트라인 구조체들(BS)일 수 있다. 상기 비트라인 구조체들(BS)은 상기 제 1 불순물 영역들(21)에 각각 접속된 복수의 제 1 도전 패턴들(147), 및 상기 제 1 도전 패턴들(147) 상에 차례로 형성된 배리어 패턴(152), 제 2 도전 패턴(162), 및 캐핑 패턴(172)을 포함할 수 있다. 상기 주변 게이트 구조체(PG)는 상기 기판(100) 상에 차례로 형성된 게이트 절연막(132), 제 1 도전 패턴(143), 배리어 패턴(153), 제 2 도전 패턴(163) 및 캐핑 패턴(173)을 포함할 수 있다. 상기 비트라인 구조체들(BS) 및 상기 주변 게이트 구조체(PG)를 형성하는 것은 상기 비트라인 구조체들(BS) 및 상기 주변 게이트 구조체(PG)의 측벽들 상에 각각 제 1 스페이서(SP1) 및 제 2 스페이서(SP2)를 형성하는 것을 포함할 수 있다.
상기 배리어 패턴들(152, 153)은 상기 제 2 도전 패턴들(162, 163)로부터 금속 원자들이 상기 제 1 도전 패턴들(147, 143)로 확산되는 것을 방지하거나, 상기 제 1 도전 패턴들(147, 143)과 상기 제 2 도전 패턴들(162, 163) 사이의 오믹 접촉을 위한 층일 수 있다. 일 예로, 상기 배리어 패턴들(152, 153)은 도전성 금속질화물 및/또는 금속-실리콘 화합물을 포함할 수 있다. 상기 배리어 패턴들(152, 153)은 CVD 또는 ALD 공정에 의하여 수행될 수 있다.
상기 제 2 도전 패턴들(162, 163)은 금속, 도전성 금속 질화물, 금속-실리콘화합물 중 적어도 하나를 포함할 수 있다. 일 예로, 상기 제 2 도전 패턴들(162, 163)은 W, Ti, 또는 Ta 중 적어도 하나를 포함할 수 있다. 상기 캐핑 패턴들(172, 173)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산화질화물 중 적어도 하나를 포함할 수 있다. 상기 제 2 도전 패턴들(162, 163) 및 상기 캐핑 패턴들(172, 173)은 스퍼터링 또는 CVD에 의하여 형성될 수 있다.
상기 주변 회로 영역(PCR)에 상기 주변 게이트 구조체(PG)에 인접한 제 3 불순물 영역(23)이 형성될 수 있다. 상기 제 3 불순물 영역(23)은 상기 제 1 도전 패턴(143)의 도전형과 동일한 도전형의 불순물 이온을 상기 주변 게이트 구조체(PG)에 의하여 노출된 상기 기판(100) 상에 주입하여 형성될 수 있다. 상기 제 3 불순물 영역(23) 형성 시, 상기 셀 어레이 영역(CAR)은 마스크 패턴에 의하여 보호되거나, 상기 제 2 불순물 영역(22)에도 상기 불순물 주입 공정이 수행될 수 있다.
상기 비트라인 구조체들(BS) 및 상기 주변 게이트 전극(PG)이 형성된 결과물 상에, 제 1 층간 절연막(81)이 형성될 수 있다. 상기 제 1 층간 절연막(81)은 상기 비트라인 구조체들(BS) 사이의 영역을 채울 수 있다. 일 예로, 상기 제 1 층간 절연막(81)은 실리콘 산화물, 실리콘 산화질화물을 포함할 수 있다. 상기 제 1 층간 절연막(81)은 평탄화 공정에 의하여 상기 캐핑 패턴들(172, 173)의 상면을 노출할 수 있다. 상기 제 1 층간 절연막(81) 상에 마스크 패턴(61)이 형성될 수 있다. 상기 셀 어레이 영역(CAR)에서, 상기 마스크 패턴(61)은 상기 비트라인 구조체들(BS)과 교차하도록 형성될 수 있다. 일 예로, 상기 마스크 패턴(61)은 상기 워드라인 구조체들(WS)의 연장방향을 따라 연장되는 라인 형상일 수 있다. 상기 주변 회로 영역(PCR)은 상기 마스크 패턴(61)에 의하여 덮일 수 있다.
도 9a, 도 9b, 및 도 9c를 참조하여, 상기 마스크 패턴(61)에 의하여 노출된 상기 제 1 층간 절연막(81)이 식각되어 예비 콘택홀들(CH)이 형성될 수 있다. 상기 식각 공정은 건식 및/또는 습식 식각 공정을 포함할 수 있다. 상기 식각 공정 시, 상기 마스크 패턴(61)에 의하여 노출된 상기 비트라인 구조체들(BS)은 상기 캐핑 패턴(172) 및 상기 제 1 스페이서(SP1)에 의하여 보호될 수 있다. 상기 식각 공정에 의하여 상기 셀 어레이 영역(CAR) 상의 상기 제 1 층간 절연막(81)은 상호 분리된 제 1 층간 절연 패턴들(82)이 될 수 있다. 이와는 달리, 상기 주변 회로 영역(PCR) 상의 제 1 층간 절연막(81)은 상기 마스크 패턴(61)에 의하여 보호될 수 있다. 상기 예비 콘택홀들(CH)은 상기 비트라인 구조체들(BS)의 측벽 및 상기 제 1 층간 절연 패턴들(82)의 측벽에 의하여 정의될 수 있다. 상기 예비 콘택홀들(CH)의 형성 공정 시, 상기 제 2 희생 패턴들(72)의 상부, 상기 소자 분리막(101)의 상부, 및 상기 게이트 캐핑 패턴들(129)의 상부가 함께 식각될 수 있다.
상기 예비 콘택홀들(CH) 중 적어도 일부는 서로 다른 깊이를 가질 수 있다. 일 예로, 상기 게이트 캐핑 패턴들(129)의 상면으로부터 상기 예비 콘택홀들(CH)에 의하여 노출된 상기 제 2 희생 패턴들(72)의 상면까지의 거리는 도 9c에 도시된 바와 같이 d1, d2, 및 d3(d2>d3>d1)로 서로 다를 수 있다. 상기 예비 콘택홀들(CH)에 의하여 노출되는 상기 제 2 희생 패턴들(72)의 상면의 면적은 서로 다를 수 있다. 이와 같은 예비 콘택홀들(CH)의 형상은 상기 예비 콘택홀들(CH)이 형성되는 위치, 상기 예비 콘택홀들(CH)에 인접한 층들 및 구조들(비트라인 구조체들(BS), 워드라인 구조체들(WS) 등)의 위치 등 다양한 원인에 의해 발생될 수 있다.
도 10a, 도 10b, 및 도 10c를 참조하여, 상기 예비 콘택홀들(CH)에 의하여 노출된 상기 제 2 희생 패턴들(72)이 제거되어 상기 제 2 불순물 영역들(22)을 노출하는 갭 영역들(GP)이 형성될 수 있다. 상기 갭 영역들(GP)은 상기 소자분리막(101)의 측벽 및 상기 제 2 불순물 영역들(22)의 상면에 의하여 정의된 영역일 수 있다. 상기 갭 영역들(GP)의 형성에 의하여 상기 예비 콘택홀들(CH)은 상기 기판(100) 방향으로 더욱 연장된 콘택홀들(ECH)이 될 수 있다. 상기 제 2 희생 패턴들(72)의 제거는 선택적 식각 공정을 포함할 수 있다. 상기 제 2 희생 패턴들(72)의 선택적 식각 공정은 상기 기판(100) 및 상기 소자분리막(101)의 식각을 최소화하면서 상기 제 2 희생 패턴들(72)을 선택적으로 제거할 수 있는 식각액 또는 식각 가스로 수행될 수 있다. 일 예로, 상기 제 2 희생 패턴들(72)이 실리콘-게르마늄을 포함하는 경우, 상기 제 2 희생 패턴들(72)의 선택적 제거는 과초산(peracetic acid)을 포함하는 식각액을 사용하여 수행될 수 있다. 상기 식각액은 불산(HF) 수용액 및 순수(deionized water)를 더 포함할 수 있다. 다른 실시예에 있어서, 상기 제 2 희생 패턴들(72)이 실리콘 질화막을 포함하는 경우, 상기 제 2 희생 패턴(72)의 선택적 제거는 인산(H3PO4)을 포함하는 식각액을 사용하여 수행될 수 있다. 상기 제 2 희생 패턴들(72)의 선택적 제거에 의하여, 상기 콘택홀들(ECH)에 의하여 노출된 상기 제 2 불순물 영역들(22)은 도 9c를 참조하여 설명된 상기 예비 콘택홀들(CH)의 깊이 차이에도 불구하고 실질적으로 동일한 높이를 가질 수 있다.
도 11a, 도 11b, 및 도 11c를 참조하여, 상기 콘택홀들(ECH)을 채우는 콘택 구조체들(CT)이 형성될 수 있다. 상기 콘택 구조체들(CT)은 상기 콘택홀들(ECH)을 채우는 도전층을 형성한 후, 에치백 공정을 수행하여 형성될 수 있다. 상기 콘택 구조체들(CT)의 형성 후, 상기 주변 회로 영역(PCR) 상의 상기 마스크 패턴(61)이 제거될 수 있다. 상기 콘택 구조체들(CT)은 도핑된 폴리 실리콘, 금속, 도전성 금속 질화막, 또는 금속-반도체 화합물 중 적어도 하나를 포함할 수 있다. 상기 갭 영역들(GP)에 의하여, 상기 콘택 구조체들(CT)은 상기 제 2 불순물 영역들(22)과의 접촉 면적이 균일하게 형성될 수 있다.
도 1a, 도 1b, 및 도 1c를 다시 참조하여, 상기 비트라인 구조체들(BS)과 상기 주변 게이트 구조체(PG)를 덮는 제 2 층간 절연막(116)을 형성한 후, 상기 제 2 층간 절연막(116)을 관통하여 상기 콘택 구조체들(CT)과 접속하는 콘택 패드들(115)이 형성될 수 있다. 상기 콘택 패드들(115)은 상기 콘택 구조체들(CT) 각각 상에 분리되어 형성될 수 있다.
상기 주변 회로 영역(PCR)의 상기 제 3 불순물 영역(23)에 접속되는 주변 콘택(186)이 형성될 수 있다. 상기 주변 콘택(186)은 상기 제 2 층간 절연막(116) 상의 주변 도전 라인(185)과 상기 제 3 불순물 영역(23)을 전기적으로 연결할 수 있다. 상기 주변 도전 라인(185)은 상기 비트라인 구조체들(BS)과 전기적으로 연결될 수 있으나, 이에 한정되지 않는다.
상기 제 2 층간 절연막(116) 상에 제 3 층간 절연막(117)을 형성한 후, 상기 제 3 층간 절연막(117)을 관통하여 상기 콘택 패드들(115)에 접속되는 하부 전극들(182)이 형성될 수 있다. 일 예로, 상기 하부 전극들(182)은 하부면이 막힌 실린더 형태로 형성될 수 있다. 상기 하부 전극들(182)의 형성 공정은 상기 콘택 패드들(115)을 노출하는 희생층(미도시)을 형성하고, 상기 희생층 상에 컨포멀하게 도전층을 형성하는 것 및 상기 도전층 상에 매립막을 형성하는 것을 포함할 수 있다. 이 후, 상기 도전층은 식각 공정에 의하여 상기 콘택 패드들(115) 상에 각각 상에 분리된 하부 전극들(182)이 되고, 상기 희생층 및 상기 매립막은 제거될 수 있다.
상기 콘택 패드들(115) 및 상기 하부 전극들(182)은 금속, 도전성 금속 화합물, 또는 도핑된 반도체 중 적어도 하나로 형성될 수 있다. 상기 층간 절연막들(116, 117)은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산화질화물 중 적어도 하나로 형성될 수 있다. 상기 콘택 패드들(115), 상기 하부 전극들(182) 및 상기 층간 절연막들(116, 117)의 형성은 스퍼터링 또는 CVD에 의하여 형성될 수 있다.
상기 하부 전극들(182) 상에 차례로 유전층(183) 및 상부 전극(184)이 형성될 수 있다. 상기 하부 전극들(182), 상기 유전층(183) 및 상기 상부 전극(184)은 반도체 장치의 커패시터들(CAP)를 구성할 수 있다. 상기 상부 전극(184)은 상기 하부 전극들(182)과 실질적으로 동일한 물질로 형성될 수 있다.
본 발명의 일 실시예에 따르면, 희생 패턴을 이용한 식각 공정에 의하여, 콘택홀들의 깊이의 산포가 완화될 수 있다. 또한, 상기 콘택홀들 내의 콘택 구조체들과 제 2 불순물 영역들의 접촉 면적이 일정하게 유지될 수 있다. 그 결과, 콘택 구조체들과 불순물 영역의 오정렬 또는 상기 콘택 구조체들의 깊이 산포에 의하여 발생될 수 있는 누설 전류 증가 및/또는 접촉 저항 증가를 방지할 수 있다.
도 12a 내지 도 14a는 본 발명의 다른 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 도면들로, 도 1a의 A-A'선에 따른 단면도들이다. 도 12b 내지 도 14b는 도 1a의 B-B'선 및 C-C'선에 따른 단면도들이다. 설명의 간소화를 위하여 동일한 구성에 대한 설명은 생략될 수 있다.
도 1a, 도 12a 및 도 12b를 참조하여, 도 6a, 도 6b, 및 도 6c를 참조하여 설명된 결과물로부터 상기 마스크 패턴(112)이 제거된 후, 상기 셀 어레이 영역(CAR) 및 상기 주변 회로 영역(PCR) 상에 제 1 반도체 패턴들(141)이 형성될 수 있다. 일 예로, 상기 제 1 반도체 패턴들(141)은 도핑되지 않은 실리콘층일 수 있다. 상기 제 1 반도체 패턴들(141) 상에 마스크 패턴(113)을 형성한 후, 상기 마스크 패턴(113)을 식각 마스크로, 상기 제 1 반도체 패턴들(141)을 관통하여 상기 제 1 불순물 영역들(21)을 노출하는 관통홀들(18)이 형성될 수 있다. 일 예로, 상기 관통홀들(18)은 원형 또는 타원형일 수 있다. 상기 관통홀들(18)은 상기 제 1 희생 패턴들(71)의 상면을 노출하도록 형성될 수 있다. 일 예로, 상기 관통홀들(18)의 형성은 상기 제 1 희생 패턴들(71)을 식각 정지막으로 사용하는 식각 공정에 의하여 형성될 수 있다.
도 1a, 도 13a, 및 도 13b를 참조하여, 상기 관통홀들(18)에 의하여 노출된 상기 제 1 희생 패턴들(71)이 선택적으로 식각될 수 있다. 상기 제 1 희생 패턴들(71)의 제거에 의하여, 상기 제 1 불순물 영역들(21)이 노출될 수 있다. 상기 제 1 희생 패턴들(71)의 선택적 식각 공정은 상기 기판(100) 및 상기 소자분리막(101)의 식각을 최소화하면서 상기 제 1 희생 패턴들(71)을 선택적으로 제거할 수 있는 식각액 또는 식각 가스로 수행될 수 있다. 일 예로, 상기 제 1 희생 패턴들(71)이 실리콘-게르마늄을 포함하는 경우, 상기 제 1 희생 패턴들(71)의 선택적 제거는 과초산(peracetic acid)을 포함하는 식각액을 사용하여 수행될 수 있다. 상기 식각액은 불산(HF) 수용액 및 순수(deionized water)를 더 포함할 수 있다. 다른 실시예에 있어서, 상기 제 1 희생 패턴들(71)이 실리콘 질화막을 포함하는 경우, 상기 제 1 희생 패턴들(71)의 선택적 제거는 인산(H3PO4)을 포함하는 식각액을 사용하여 수행될 수 있다.
상기 제 1 희생 패턴들(71)이 제거된 결과물 상에, 상기 관통홀들(18)을 채우는 제 1 도전 패턴들(148)이 형성될 수 있다. 상기 제 1 도전 패턴들(148)은 상기 소자 분리막(101)의 상면과 수직적으로 오버랩되는 제 3 부분(CP3) 및 상기 제 3 부분(CP3)으로부터 상기 기판(100) 방향으로 연장되고 상기 제 1 불순물 영역(21)의 상면 및 상기 소자분리막(101)의 측벽에 의하여 정의되는 영역을 채우는 제 4 부분(CP4)을 포함할 수 있다. 상기 제 4 부분(CP4)은 상기 제 3 부분(CP3)으로부터 상기 기판(100) 방향으로 돌출된 형상일 수 있다.
상기 제 1 도전 패턴들(148)이 형성된 결과물 상에, 배리어층(151), 제 2 도전층(161) 및 캐핑층(171)이 차례로 형성될 수 있다. 상기 배리어층(151)은 도전성 금속질화물 및/또는 금속-실리콘 화합물을 포함할 수 있다. 상기 배리어층(151)은 CVD 또는 ALD 공정에 의하여 수행될 수 있다. 상기 제 2 도전층(161)은 금속, 도전성 금속 질화물, 금속-실리콘화합물 중 적어도 하나를 포함할 수 있다. 일 예로, 상기 제 2 도전층(161)은 W, Ti, 또는 Ta 중 적어도 하나를 포함할 수 있다. 상기 캐핑층(171)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산화질화물 중 적어도 하나를 포함할 수 있다. 상기 제 2 도전층(161) 및 상기 캐핑층(171)은 스퍼터링 또는 CVD에 의하여 형성될 수 있다.
도 1a, 도 14a, 및 도 14b를 참조하여, 상기 셀 어레이 영역(CAR)에 비트라인 구조체들(BS)이 형성되고, 상기 주변 회로 영역(PCR) 상에 주변 게이트 구조체(PG)가 형성될 수 있다. 콘택홀들(ECH)을 채우고 상기 제 2 불순물 영역들(22)과 연결되는 콘택 구조체들(CT)이 형성될 수 있다. 상기 비트라인 구조체들(BS), 상기 주변 게이트 구조체(PG), 및 상기 콘택 구조체들(CT)은 도 8a 내지 도 11c를 참조하여 설명된 방법과 동일한 방법으로 형성될 수 있다.
도 15a 내지 도 23a는 본 발명의 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들이다. 도 15b 내지 도 23b는 각각 도 15a 내지 도 23a의 A-A'선에 따른 단면도들이다. 도 15c 내지 도 23c는 각각 도 15a 내지 도 23a의 B-B'선 및 C-C'선에 따른 단면도들이다.
도 15a, 도 15b, 및 도 15c를 참조하여, 기판(100)에 소자 분리막들(101)이 형성되어 셀 어레이 영역(CAR)에 제 1 활성 영역들(ACT1)을 정의하고, 주변 회로 영역(PCR)에 제 2 활성 영역(ACT2)을 정의할 수 있다. 상기 제 1 활성 영역들(ACT1)들은 수평적으로 분리된 바들(bars)의 형태를 가지며, 제 1 방향(이하, x방향)및 제 2 방향(이하, y방향) 모두에 대하여 비수직한(non-perpendicular) 제 3 방향(s)으로 연장될 수 있다. 상기 x 방향 및 상기 y 방향은 서로 교차되는 방향일 수 있다.
상기 주변 회로 영역(PCR)을 덮는 마스크 패턴(62)이 형성된 후, 상기 소자 분리막(101)에 의하여 노출된 상기 제 1 활성 영역들(ACT1)의 상부가 식각되어 리세스 영역들(RS)이 형성될 수 있다. 일 예로, 상기 마스크 패턴(62)은 실리콘 산화막 또는 실리콘 질화막을 포함할 수 있다. 상기 리세스 영역들(RS)은 상기 소자분리막(101)의 측벽 및 상기 기판(100)의 상면에 의하여 정의된 영역들일 수 있다. 상기 리세스 영역들(RS)의 형성은 건식 및/또는 습식 식각 공정을 포함할 수 있다.
상기 리세스 영역들(RS)이 형성된 후, 상기 제 1 활성 영역들(ACT1)의 상부에 불순물 영역(20)이 형성될 수 있다. 상기 불순물 영역(20)은 상기 기판(100)과 다른 도전형의 불순물 이온들을 상기 기판(100)의 상부에 이온주입하여 형성될 수 있다. 다른 실시예에 있어서, 상기 불순물 영역(20)은 상기 소자분리막(101)보다 먼저 형성되거나, 상기 소자분리막(101)의 형성 후, 및 상기 리세스 영역들(RS)의 형성 전에 형성될 수 있다.
도 16a, 도 16b, 및 도 16c를 참조하여, 상기 리세스 영역들(RS)이 형성된 결과물 상에, 제 1 식각 정지층(191) 및 희생층(75)이 차례로 형성될 수 있다. 상기 희생층(75)은 상기 기판(100) 및 상기 소자 분리막(101)과 식각 선택성 있는 물질로 형성될 수 있다. 일 예로, 상기 희생층(75)은 실리콘-게르마늄 화합물, 실리콘 질화막, 실리콘 산화질화막, 또는 실리콘-금속 화합물 중 적어도 하나를 포함하는 물질로 형성될 수 있다. 상기 제 1 식각 정지층(191)은 실리콘 질화막, 실리콘 산화질화막, 금속, 금속-실리콘 화합물 또는 도전성 금속 질화물 중 상기 희생층(75)과는 다른 적어도 하나의 물질을 포함할 수 있다.
도 17a, 도 17b, 및 도 17c를 참조하여, 평탄화 공정을 수행하여 상기 제 1 식각 정지층(191) 및 상기 희생층(75)이 상기 리세스 영역들(RS) 내로 한정될 수 있다. 그 결과, 상기 리세스 영역들(RS) 각각 상에 분리된 제 1 식각 정지 패턴(ST1) 및 예비 희생 패턴(78)이 형성될 수 있다. 상기 평탄화 공정 시, 상기 주변 회로 영역(PCR)에 형성된 상기 마스크 패턴(62)이 함께 제거될 수 있다.
상기 주변 회로 영역(PCR)을 덮는 마스크 패턴(63)이 형성된 후, 상기 기판(100) 상에 제 2 식각 정지 패턴(ST2)이 형성될 수 있다. 상기 제 2 식각 정지 패턴(ST2)은 실리콘 질화막, 실리콘 산화질화막, 금속, 금속-실리콘 화합물 또는 도전성 금속 질화물 중 상기 희생층(75)과는 다른 적어도 하나의 물질을 포함할 수 있다.
도 18a, 도 18b, 및 도 18c를 참조하여, 상기 셀 어레이 영역(CAR)의 상기 제 2 식각 정지 패턴(ST2)을 관통하여 기판(100)의 상부로 연장되는 트렌치들(11)이 형성될 수 있다. 상기 트렌치들(11)은 마스크 패턴(111)을 이용한 식각 공정에 의하여 형성될 수 있다. 상기 트렌치들(11)은 y 방향으로 연장되며 상기 x 방향으로 상호 이격되도록 형성되어, 상기 불순물 영역(20)을 제 1 불순물 영역들(21) 및 제 2 불순물 영역들(22)으로 분리할 수 있다. 즉, 하나의 제 1 활성 영역(ACT1) 에서, 제 1 불순물 영역(21)은 한 쌍의 제 2 불순물 영역들(22) 사이에 제공되고, 상기 제 1 불순물 영역(21)과 상기 제 2 불순물 영역들(22)은 상기 트렌치들(11)에 의하여 분리될 수 있다. 상기 트렌치들(11)은 상기 예비 희생 패턴(78)을 복수의 희생 패턴들로 분리할 수 있다. 상기 희생 패턴들은 상기 제 1 불순물 영역들(21) 상의 제 1 희생 패턴들(76) 및 상기 제 2 불순물 영역들(22) 상의 제 2 희생 패턴들(77)을 포함할 수 있다.
상기 트렌치들(11)이 형성된 결과물 상에, 제 1 절연층(120), 도전층(125), 및 매립층(128)이 차례로 형성될 수 있다. 상기 트렌치들(11) 내에 상기 제 1 절연층(120) 및 상기 도전층(125)이 형성된 후, 상기 트렌치들(11)을 채우도록 상기 매립층(128)이 형성될 수 있다. 상기 매립층(128)의 형성 공정은 상기 도전층(125) 상에 절연층을 형성한 후, 평탄화 공정을 수행하는 것을 포함할 수 있다.
도 19a, 도 19b 및 도 19c를 참조하여, 상기 제 1 절연층(120) 및 상기 도전층(125)이 식각되어 상기 트렌치들(11) 내로 한정될 수 있다. 상기 식각 공정에 의하여 상기 제 1 절연층(120)은 상호 분리된 게이트 절연막들(121)이 될 수 있고, 상기 도전층(125)은 상호 분리된 게이트 전극들(126)이 될 수 있다. 상기 식각 공정은 상기 매립층(128)이 제거될 때까지 수행될 수 있으며, 그 결과 상기 게이트 절연막들(121) 및 상기 게이트 전극들(126)의 상면은 상기 트렌치들(11)의 상면보다 낮게 형성될 수 있다. 상기 마스크 패턴(111)은 상기 식각 공정에 의하여 함께 제거될 수 있다. 상기 주변 회로 영역(PCR) 상에 형성된 상기 제 1 절연층(120) 및 상기 도전층(125)은 상기 식각 공정에 의하여 제거될 수 있다.
상기 게이트 전극들(126) 상에 게이트 캐핑 패턴들(129)이 형성될 수 있다. 상기 게이트 캐핑 패턴들(129)은 상기 게이트 전극들(126)이 형성된 상기 트렌치들(11)의 나머지 부분을 채우는 절연막을 형성한 후, 상기 기판(100)의 상면이 노출될 때까지 평탄화 공정을 수행하여 형성될 수 있다. 상기 주변 회로 영역(PCR) 상에 형성된 상기 절연막은 상기 평탄화 공정에 의하여 제거될 수 있다. 상기 게이트 캐핑 패턴들(129)은 실리콘 질화막, 실리콘 산화막, 또는 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 상기 게이트 캐핑 패턴들(129)의 형성 결과, 상기 트렌치들(11) 내에 셀 게이트 구조체들이 형성될 수 있다. 상기 셀 게이트 구조체들은 반도체 장치의 워드라인 구조체들(WS)일 수 있다.
상기 주변 회로 영역(PCR) 상에 제 2 절연층(131)이 형성될 수 있다. 상기 제 2 절연층(131)은 실리콘 산화물, 실리콘 산화질화물, 및 상기 실리콘 산화물보다 유전상수가 높은 고유전층 중 적어도 하나를 포함할 수 있다.
상기 셀 어레이 영역(CAR) 및 상기 주변 회로 영역(PCR) 상에 제 1 반도체 패턴들(141)이 형성될 수 있다. 일 예로, 상기 제 1 반도체 패턴들(141)은 도핑되지 않은 실리콘층일 수 있다. 상기 제 1 반도체 패턴들(141)을 관통하여 상기 제 1 불순물 영역들(21)을 노출하는 관통홀들(12)이 형성될 수 있다. 상기 제 1 희생 패턴들(76)은 상기 관통홀들(12)의 형성에 의하여 제거될 수 있다. 일 예로, 상기 관통홀들(12)은 원형 또는 타원형일 수 있다. 상기 관통홀들(12)은 상기 제 1 반도체 패턴들(141) 상에 마스크 패턴(113)을 형성한 후, 이를 식각마스크로 이용한 건식 및/또는 습식 식각 공정에 의하여 형성될 수 있다. 상기 주변 회로 영역(PCR) 상의 제 1 반도체 패턴들(141)은 상기 관통홀들(12)의 형성 전 또는 형성 후에 불순물 이온들에 의하여 도핑될 수 있다. 일 예로, 상기 셀 어레이 영역(CAR)을 덮는 마스크 패턴(미도시)을 형성한 후, 상기 주변 회로 영역(PCR) 상의 상기 제 1 반도체 패턴들(141)에 불순물 주입 공정이 수행할 수 있다. 불순물이 주입된 상기 제 1 반도체 패턴들(141)은 상기 주변 회로 영역(PCR)의 트랜지스터가 PMOS 트랜지스터인지 NMOS 트랜지스터인지에 따라 p형 또는 n형의 도전형을 가질 수 있다.
도 20a, 도 20b, 및 도 20c를 참조하여, 상기 관통홀들(12)을 채우는 제 1 도전 패턴들(147)이 형성될 수 있다. 일 예로, 상기 제 1 도전 패턴들(147)은 도핑된 실리콘층일 수 있다. 상기 제 1 도전 패턴들(147)은 상기 마스크 패턴(113)을 제거한 뒤, 상기 관통홀들(12)을 채우는 반도체층을 형성한 후, 평탄화 공정에 의하여 형성될 수 있다. 상기 제 1 도전 패턴들(147)은 상기 제 1 불순물 영역들(21)과 동일한 불순물로 인-시츄(in-situ) 도핑될 수 있다.
상기 제 1 도전 패턴들(147)이 형성된 결과물 상에, 배리어층, 제 2 도전층 및 캐핑층이 차례로 형성될 수 있다. 상기 제 1 반도체 패턴들(141), 상기 배리어층, 상기 제 2 도전층 및 상기 캐핑층이 패터닝되어 상기 셀 어레이 영역(CAR) 상에 도전 라인들이 형성되고, 상기 주변 회로 영역(PCR)에 주변 게이트 구조체(PG)가 형성될 수 있다. 상기 도전 라인들은 반도체 장치의 비트라인 구조체들(BS)일 수 있다. 상기 비트라인 구조체들(BS)은 상기 제 1 불순물 영역들(21)에 각각 접속된 복수의 제 1 도전 패턴들(147), 및 상기 제 1 도전 패턴들(147) 상에 차례로 형성된 배리어 패턴(152), 제 2 도전 패턴(162), 및 캐핑 패턴(172)을 포함할 수 있다. 상기 주변 게이트 구조체(PG)는 상기 기판(100) 상에 차례로 형성된 게이트 절연막(132), 제 1 도전 패턴(143), 배리어 패턴(153), 제 2 도전 패턴(163) 및 캐핑 패턴(173)을 포함할 수 있다. 상기 비트라인 구조체들(BS) 및 상기 주변 게이트 구조체(PG)를 형성하는 것은 상기 비트라인 구조체들(BS) 및 상기 주변 게이트 구조체(PG)의 측벽들 상에 각각 제 1 스페이서(SP1) 및 제 2 스페이서(SP2)를 형성하는 것을 포함할 수 있다.
상기 주변 회로 영역(PCR)에 상기 주변 게이트 구조체(PG)에 인접한 제 3 불순물 영역(23)이 형성될 수 있다. 상기 제 3 불순물 영역(23)은 상기 제 1 도전 패턴(143)의 도전형과 동일한 도전형의 불순물 이온을 상기 주변 게이트 구조체(PG)에 의하여 노출된 상기 기판(100) 상에 주입하여 형성될 수 있다.
상기 비트라인 구조체들(BS) 및 상기 주변 게이트 구조체(PG)가 형성된 결과물 상에, 제 1 층간 절연막(81)이 형성될 수 있다. 상기 제 1 층간 절연막(81)은 상기 비트라인 구조체들(BS) 사이의 영역을 채울 수 있다. 일 예로, 상기 제 1 층간 절연막(81)은 실리콘 산화물, 실리콘 산화질화물을 포함할 수 있다. 상기 제 1 층간 절연막(81)은 평탄화 공정에 의하여 상기 캐핑 패턴들(172, 173)의 상면을 노출할 수 있다. 상기 제 1 층간 절연막(81) 상에 마스크 패턴(61)이 형성될 수 있다. 상기 셀 어레이 영역(CAR)에서, 상기 마스크 패턴(61)은 상기 비트라인 구조체들(BS)과 교차하도록 형성될 수 있다. 일 예로, 상기 마스크 패턴(61)은 상기 워드라인 구조체들(WS)의 연장방향을 따라 연장되는 라인 형상일 수 있다. 상기 주변 회로 영역(PCR)은 상기 마스크 패턴(61)에 의하여 덮일 수 있다.
도 21a, 도 21b, 및 도 21c를 참조하여, 상기 마스크 패턴(61)에 의하여 노출된 상기 제 1 층간 절연막(81)이 식각되어 예비 콘택홀들(CH)이 형성될 수 있다. 상기 예비 콘택홀들(CH)의 형성은 상기 제 2 식각 정지 패턴(ST2)을 이용한 식각 공정을 포함할 수 있다. 상기 식각 공정에 의하여 상기 제 2 희생 패턴들(77)이 노출될 수 있다. 상기 식각 공정 시, 상기 마스크 패턴(61)에 의하여 노출된 상기 비트라인 구조체들(BS)은 상기 캐핑 패턴(172) 및 상기 제 1 스페이서(SP1)에 의하여 보호될 수 있다. 상기 식각 공정에 의하여 상기 셀 어레이 영역(CAR) 상의 상기 제 1 층간 절연막(81)은 상호 분리된 제 1 층간 절연 패턴들(82)이 될 수 있다. 이와는 달리, 상기 주변 회로 영역(PCR) 상이 제 1 층간 절연막(81)은 상기 마스크 패턴(61)에 의하여 보호될 수 있다. 상기 예비 콘택홀들(CH)은 상기 비트라인 구조체들(BS)의 측벽 및 상기 제 1 층간 절연 패턴들(82)의 측벽에 의하여 정의될 수 있다.
도 22a, 도 22b, 및 도 22c를 참조하여, 상기 예비 콘택홀들(CH)에 의하여 노출된 상기 제 2 희생 패턴들(77)이 제거되어 상기 제 2 불순물 영역들(22)을 노출하는 갭 영역들(GP)이 형성될 수 있다. 상기 갭 영역들(GP)은 상기 소자분리막(101)의 측벽 및 상기 제 2 불순물 영역들(22)의 상면에 의하여 정의된 영역일 수 있다. 상기 갭 영역들(GP)의 형성에 의하여 상기 예비 콘택홀들(CH)은 상기 기판(100) 방향으로 더욱 연장된 콘택홀들(ECH)이 될 수 있다. 상기 제 2 희생 패턴들(77)의 제거는 선택적 식각 공정을 포함할 수 있다. 상기 제 2 희생 패턴들(77)의 제거 시, 상기 제 1 식각 정지 패턴(ST1)은 상기 제 2 불순물 영역들(22)을 식각액 또는 식각 가스에 의한 손상으로부터 보호할 수 있다. 그 후, 상기 제 1 식각 정지 패턴(ST1)을 제거하여 상기 제 2 불순물 영역들(22)을 노출할 수 있다.
도 23a, 도 23b, 및 도 23c를 참조하여, 상기 콘택홀들(ECH)을 채우는 콘택 구조체들(CT)이 형성될 수 있다. 상기 콘택 구조체들(CT)은 상기 콘택홀들(ECH)을 채우는 도전층을 형성한 후, 에치백 공정을 수행하여 형성될 수 있다. 상기 콘택 구조체들(CT)의 형성 후, 상기 주변 회로 영역(PCR) 상의 상기 마스크 패턴(61)이 제거될 수 있다. 상기 콘택 구조체들(CT)은 도핑된 폴리 실리콘, 금속, 도전성 금속 질화막, 또는 금속-반도체 화합물 중 적어도 하나를 포함할 수 있다. 상기 갭 영역들(GP)에 의하여, 상기 콘택 구조체들(CT)은 상기 제 2 불순물 영역들(22)과의 접촉 면적이 균일하게 형성될 수 있다.
도 24a 및 도 24b는 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 도면들로, 도 24a는 도 23a의 A-A'선에 따른 단면도이고, 도 24b는 도 23a의 B-B'선 및 C-C'선에 따른 단면도이다. 설명의 간소화를 위하여 동일한 구성에 대한 설명은 생략될 수 있다.
본 실시예에 있어서, 도 22a, 도 22b, 및 도 22c를 참조하여 설명된 상기 제 1 식각 정지 패턴(ST1)의 제거 공정은 생략될 수 있으며, 상기 콘택 구조체들(CT)과 상기 제 2 불순물 영역들(22) 사이에 상기 제 1 식각 정지 패턴(ST1)이 잔류할 수 있다. 일 예로, 상기 제 1 식각 정지 패턴(ST1)은 금속, 도전성 금속 질화물, 또는 금속-실리콘 화합물 중 적어도 하나를 포함할 수 있다.
도 25a 내지 도 29a는 본 발명의 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들이다. 도 25b 내지 도 29b는 각각 도 25a 내지 도 29a의 A-A'선에 따른 단면도들이다. 도 25c 내지 도 29c는 각각 도 25a 내지 도 29a의 B-B'선 및 C-C'선에 따른 단면도들이다.
도 25a, 도 25b, 및 도 25c를 참조하여, 비트라인 구조체들(BS) 사이에 제 1 층간 절연 패턴들(83)이 형성될 수 있다. 상기 제 1 층간 절연 패턴들(83)의 형성은 도 8a, 도 8b, 및 도 8c를 참조하여 설명된 비트라인 구조체들(BS) 및 주변 게이트 구조체(PG)를 덮는 제 1 층간 절연막(81)을 형성한 후, 상기 워드라인 구조체들(WS)의 연장방향을 따라 배치된 마스크 패턴들(67)을 식각 마스크로 상기 제 1 층간 절연막(81)을 식각하는 것을 포함할 수 있다. 상기 마스크 패턴들(67)은 상기 주변 게이트 구조체(PG)를 덮을 수 있고, 상기 주변 회로 영역(PCR) 상의 상기 제 1 층간 절연막(81)은 잔류할 수 있다. 상기 식각 공정에 의하여 상기 비트라인 구조체들(BS)의 측벽 및 상기 제 1 층간 절연 패턴(83)의 측벽에 의하여 정의되는 홀 영역들(HR)이 형성될 수 있다. 상기 홀 영역들(HR) 중 적어도 일부는 서로 다른 깊이를 가질 수 있다. 일 예로, 상기 게이트 캐핑 패턴들(129)의 상면으로부터 상기 홀 영역들(HR)에 의하여 노출된 상기 제 2 희생 패턴들(72)의 상면까지의 거리는 도 25c에 도시된 바와 같이 d4, d5, 및 d6(d4>d6>d5)로 서로 다를 수 있다.
도 26a, 도 26b, 및 도 26c를 참조하여, 상기 마스크 패턴들(67) 사이로 연장되고 상기 홀 영역들(HR)을 채우는 매립 패턴들(87)이 형성될 수 있다. 상기 매립 패턴들(87)은 상기 제 1 층간 절연 패턴들(83)과 식각 선택성이 있는 물질로 형성될 수 있다. 일 예로, 상기 제 1 층간 절연 패턴들(83)이 실리콘 산화물을 포함하는 경우, 상기 매립 패턴들(87)은 실리콘 질화물 또는 실리콘 산화질화물을 포함할 수 있다. 상기 매립 패턴들(87)은 상기 홀 영역들(HR)을 채우는 절연막을 형성한 후, 상기 마스크 패턴들(67)이 노출될 때까지 평탄화 공정을 수행하여 형성될 수 있다.
도 27a, 도 27b, 및 도 27c를 참조하여, 상기 주변 회로 영역(PCR) 상에 마스크 패턴(68)을 형성한 후, 상기 셀 어레이 영역(CAR) 상의 상기 제 1 층간 절연 패턴들(83)을 선택적으로 제거할 수 있다. 상기 제 1 층간 절연 패턴들(83)의 제거에 의하여 상기 제 2 희생 패턴들(72)을 노출하는 예비 콘택홀들(CH)이 형성될 수 있다.
도 28a, 도 28b, 및 도 28c를 참조하여, 상기 예비 콘택홀들(CH)에 의하여 노출된 상기 제 2 희생 패턴들(72)이 제거되어 상기 제 2 불순물 영역들(22)을 노출하는 갭 영역들(GP)이 형성될 수 있다. 상기 갭 영역들(GP)은 상기 소자분리막(101)의 측벽 및 상기 제 2 불순물 영역들(22)의 상면에 의하여 정의된 영역일 수 있다. 상기 갭 영역들(GP)의 형성에 의하여 상기 예비 콘택홀들(CH)은 상기 기판(100) 방향으로 더욱 연장된 콘택홀들(ECH)이 될 수 있다. 상기 제 2 희생 패턴들(72)의 제거는 선택적 식각 공정을 포함할 수 있다. 상기 제 2 희생 패턴들(72)의 선택적 식각 공정은 상기 기판(100) 및 상기 소자분리막(101)의 식각을 최소화하면서 상기 제 2 희생 패턴들(72)을 선택적으로 제거할 수 있는 식각액 또는 식각 가스로 수행될 수 있다. 일 예로, 상기 제 2 희생 패턴들(72)이 실리콘-게르마늄을 포함하는 경우, 상기 제 2 희생 패턴들(72)의 선택적 제거는 과초산(peracetic acid)을 포함하는 식각액을 사용하여 수행될 수 있다. 상기 식각액은 불산(HF) 수용액 및 순수(deionized water)를 더 포함할 수 있다. 다른 실시예에 있어서, 상기 제 2 희생 패턴들(72)이 실리콘 질화막을 포함하는 경우, 상기 제 2 희생 패턴(72)의 선택적 제거는 인산(H3PO4)을 포함하는 식각액을 사용하여 수행될 수 있다.
도 29a, 도 29b 및 도 29c를 참조하여, 상기 콘택홀들(ECH)을 채우는 콘택 구조체들(CT)이 형성될 수 있다. 상기 콘택 구조체들(CT)은 상기 콘택홀들(ECH)을 채우는 도전층을 형성한 후, 에치백 공정을 수행하여 형성될 수 있다. 상기 콘택 구조체들(CT)의 형성 후, 상기 주변 회로 영역(PCR) 상의 상기 마스크 패턴들(67, 68)이 제거될 수 있다. 상기 콘택 구조체들(CT)은 도핑된 폴리 실리콘, 금속, 도전성 금속 질화막, 또는 금속-반도체 화합물 중 적어도 하나를 포함할 수 있다. 상기 갭 영역들(GP)에 의하여, 상기 콘택 구조체들(CT)은 상기 제 2 불순물 영역들(22)과의 접촉 면적이 균일하게 형성될 수 있다.
상기 비트라인 구조체들(BS)과 상기 주변 게이트 구조체(PG)를 덮는 제 2 층간 절연막(116)을 형성한 후, 상기 제 2 층간 절연막(116)을 관통하여 상기 콘택 구조체들(CT)과 접속하는 콘택 패드들(115)이 형성될 수 있다. 상기 콘택 패드들(115)은 상기 콘택 구조체들(CT) 각각 상에 분리되어 형성될 수 있다.
상기 주변 회로 영역(PCR)의 제 3 불순물 영역(23)에 접속되는 주변 콘택(186)이 형성될 수 있다. 상기 주변 콘택(186)은 상기 제 2 층간 절연막(116) 상의 주변 도전 라인(185)과 상기 제 3 불순물 영역(23)을 전기적으로 연결할 수 있다. 상기 주변 도전 라인(185)은 상기 비트라인 구조체들(BS)과 전기적으로 연결될 수 있으나, 이에 한정되지 않는다.
상기 제 2 층간 절연막(116) 상에 제 3 층간 절연막(117)을 형성한 후, 상기 제 3 층간 절연막(117)을 관통하여 상기 콘택 패드들(115)에 접속되는 하부 전극들(182)이 형성될 수 있다. 일 예로, 상기 하부 전극들(182)은 하부면이 막힌 실린더 형태로 형성될 수 있다. 상기 하부 전극들(182) 상에 차례로 유전층(183) 및 상부 전극(184)이 형성될 수 있다. 상기 하부 전극들(182), 상기 유전층(183) 및 상기 상부 전극(184)은 반도체 장치의 커패시터들(CAP)를 구성할 수 있다.
상술된 실시예들에서 개시된 반도체 장치들은 다양한 형태들의 반도체 패키지(semiconductor package)로 구현될 수 있다. 예를 들면, 본 발명의 실시예들에 따른 반도체 장치들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 방식으로 패키징될 수 있다. 본 발명의 실시예들에 따른 반도체 장치가 실장된 패키지는 상기 반도체 장치를 제어하는 컨트롤러 및/또는 논리 소자 등을 더 포함할 수도 있다.
도 30은 본 발명의 기술적 사상에 기초한 반도체 장치를 포함하는 전자 장치를 도식적으로 설명한 블록도이다.
도 30을 참조하면, 본 발명의 실시예들에 따른 전자 장치(1300)는 PDA, 랩톱(laptop) 컴퓨터, 휴대용 컴퓨터, 웹 태블릿(web tablet), 무선 전화기, 휴대폰, 디지털 음악 재생기(digital music player), 유무선 전자 기기 또는 이들 중의 적어도 둘을 포함하는 복합 전자 장치 중의 하나일 수 있다. 전자 장치(1300)는 버스(1350)를 통해서 서로 결합한 제어기(1310), 키패드, 키보드, 화면(display) 같은 입출력 장치(1320), 메모리(1330), 무선 인터페이스(1340)를 포함할 수 있다. 제어기(1310)는 예를 들면 하나 이상의 마이크로프로세서, 디지털 신호 프로세서, 마이크로 컨트롤러, 또는 이와 유사한 것들을 포함할 수 있다. 메모리(1330)는 예를 들면 제어기(1310)에 의해 실행되는 명령어를 저장하는데 사용될 수 있다. 메모리(1330)는 사용자 데이터를 저장하는 데 사용될 수 있다. 메모리(1330)는 본 발명의 실시예들에 따른 수직형 채널 트랜지스터들을 포함하는 반도체 장치들 중에서 적어도 하나를 포함할 수 있다. 전자 장치(1300)는 RF 신호로 통신하는 무선 통신 네트워크에 데이터를 전송하거나 네트워크에서 데이터를 수신하기 위해 무선 인터페이스(1340)를 사용할 수 있다. 예를 들어 무선 인터페이스(1340)는 안테나, 무선 트랜시버 등을 포함할 수 있다. 전자 장치(1300)는 CDMA, GSM, NADC, E-TDMA, WCDAM, CDMA2000 같은 3세대 통신 시스템 같은 통신 인터페이스 프로토콜에서 사용될 수 있다.
도 31은 본 발명의 기술적 사상에 기초한 반도체 장치를 포함하는 메모리 시스템을 도식적으로 설명한 블록도이다.
도 31을 참조하면, 본 발명의 실시예들에 따른 반도체 장치들은 메모리 시스템(memory system)을 구현하기 위해 사용될 수 있다. 메모리 시스템(1400)은 대용량의 데이터를 저장하기 위한 메모리(1410) 및 메모리 컨트롤러(1420)를 포함할 수 있다. 메모리 컨트롤러(1420)는 호스트(1430)의 읽기/쓰기 요청에 응답하여 메모리 소자(1410)로부터 저장된 데이터를 독출 또는 기입하도록 메모리 소자(1410)를 제어한다. 메모리 컨트롤러(1420)는 호스트(1430), 가령 모바일 기기 또는 컴퓨터 시스템으로부터 제공되는 어드레스를 메모리 소자(1410)의 물리적인 어드레스로 맵핑하기 위한 어드레스 맵핑 테이블(Address mapping table)을 구성할 수 있다. 메모리(1410)는 본 발명의 실시예에 따른 수직형 채널 트랜지스터들을 포함하는 반도체 장치들 중에서 적어도 하나를 포함할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
Claims (20)
- 기판의 상부에 제공되는 활성 영역;
상기 활성 영역을 정의하고 상기 활성 영역의 상면보다 높은 상면을 갖는 소자분리막;
상기 활성 영역에 연결되는 콘택 구조체; 및
상기 기판 상에 제공되는 도전 라인들을 포함하고,
상기 콘택 구조체는:
상기 소자분리막의 측벽 및 상기 활성 영역의 상면에 의하여 정의되는 갭 영역을 채우는 제 1 부분; 및
상기 소자분리막과 수직적으로 오버랩되는 제 2 부분을 포함하고,
상기 제 1 부분과 상기 제 2 부분은 단일체이고,
상기 제 2 부분은 상기 도전 라인들 사이에 제공되고,
상기 제 1 부분은 상기 도전 라인들 아래로 연장되는 반도체 장치. - 제 1 항에 있어서,
상기 제 1 부분은 상기 소자분리막의 측벽 및 상기 활성 영역의 상면과 접하는 반도체 장치. - 제 2 항에 있어서,
상기 제 1 부분의 하면은 상기 활성 영역의 상면을 완전히 덮는 반도체 장치. - 삭제
- 제 1 항에 있어서,
상기 기판 내에 매립된 셀 게이트 구조체를 더 포함하고,
상기 갭 영역은 상기 셀 게이트 구조체의 측벽에 의하여 더 정의되는 반도체 장치. - 제 5 항에 있어서,
상기 제 1 부분의 측벽은 상기 셀 게이트 구조체의 측벽과 접하는 반도체 장치. - 제 5 항에 있어서,
상기 활성 영역은 상기 셀 게이트 구조체의 양 측에 제공되는 제 1 활성 영역 및 제 2 활성 영역을 포함하고,
상기 콘택 구조체는 상기 제 2 활성 영역에 연결되는 반도체 장치. - 제 7 항에 있어서,
상기 콘택 구조체에 연결되는 정보 저장부를 더 포함하는 반도체 장치. - 제 8 항에 있어서,
상기 정보 저장부는 하부 전극, 상부 전극 및 상기 하부 전극과 상기 상부 전극 사이의 절연층을 포함하는 반도체 장치. - 제 7 항에 있어서,
상기 도전 라인들은 상기 셀 게이트 구조체와 교차하고,
상기 제 1 활성 영역은 상기 도전 라인들과 연결되는 반도체 장치. - 제 10 항에 있어서,
상기 도전 라인들은:
상기 소자 분리막과 수직적으로 오버랩되는 제 3 부분; 및
상기 제 3 부분으로부터 상기 기판 방향으로 연장되고, 상기 소자 분리막의 측벽 및 상기 제 1 활성 영역의 상면에 의하여 정의되는 영역을 채우는 제 4 부분을 포함하는 반도체 장치. - 제 10 항에 있어서,
상기 도전라인들 사이에 제공되고 상기 도전라인들과 함께 상기 제 2 부분을 정의하는 제 1 층간 절연 패턴; 및
상기 소자분리막과 상기 도전라인들 사이에 제공되고 상기 제 1 층간 절연 패턴과 식각 선택성이 있는 물질을 포함하는 식각 정지막을 더 포함하는 반도체 장치. - 제 5 항에 있어서,
상기 셀 게이트 구조체는:
상기 기판에 형성된 트렌치 내에 차례로 제공되는 게이트 절연층 및 게이트 도전층; 및
상기 게이트 절연층의 상면 및 상기 게이트 도전층의 상면을 덮고 상기 트렌치를 채우는 캐핑층을 포함하는 반도체 장치. - 제 13 항에 있어서,
상기 기판은:
상기 셀 게이트 구조체가 제공되는 셀 영역; 및
주변 게이트 구조체가 제공되는 주변 회로 영역을 포함하고,
상기 주변 회로 영역의 기판의 상면은 상기 캐핑층의 상면보다 낮은 반도체 장치. - 제 1 항에 있어서,
상기 콘택 구조체는 상기 제 1 부분과 상기 활성영역 사이에 도전성 식각 정지층을 더 포함하고,
상기 도전성 식각 정지층은 상기 소자 분리막의 측벽을 따라 연장되는 반도체 장치. - 기판의 활성 영역 상에 희생 패턴을 형성하는 것;
상기 희생 패턴 상에 상기 활성 영역과 교차하는 도전 라인들을 형성하는 것;
상기 도전 라인들 사이에 상기 희생 패턴을 노출하는 예비 콘택홀을 형성하는 것;
상기 희생 패턴을 선택적으로 제거하여 상기 예비 콘택홀이 상기 기판 방향으로 연장된 콘택홀을 형성하는 것; 및
상기 콘택홀 내에 콘택 구조체를 형성하는 것을 포함하고,
상기 콘택 구조체는:
상기 콘택홀의 하부를 채우는 제 1 부분; 및
상기 콘택홀의 상부를 채우는 제 2 부분을 포함하고,
상기 제 1 부분과 상기 제 2 부분은 단일체이고,
상기 제 2 부분은 상기 도전 라인들 사이에 형성되고,
상기 제 1 부분은 상기 도전 라인들 아래로 연장되는 반도체 장치의 제조 방법. - 제 16 항에 있어서,
상기 희생 패턴을 형성하는 것은;
상기 기판 상에 희생층을 형성하는 것; 및
상기 희생층을 관통하여 상기 기판의 활성 영역을 정의하는 소자분리막을 형성하는 것을 포함하는 반도체 장치의 제조 방법. - 제 17 항에 있어서,
상기 희생층은 상기 소자분리막 및 상기 기판과 식각 선택성있는 물질로 형성되는 반도체 장치의 제조 방법. - 제 17 항에 있어서,
상기 기판은 셀 어레이 영역 및 주변 회로 영역을 포함하고,
상기 희생층은 상기 셀 어레이 영역 및 상기 주변 회로 영역 상에 형성되는 반도체 장치의 제조 방법. - 제 19 항에 있어서,
상기 주변 회로 영역 상에 주변 게이트 절연막 및 주변 게이트 전극을 차례로 형성하는 것을 더 포함하고,
상기 주변 회로 영역 상에 형성된 상기 희생층은 상기 주변 게이트 절연막의 형성 전에 제거되는 반도체 장치의 제조 방법.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020120095799A KR101927717B1 (ko) | 2012-08-30 | 2012-08-30 | 반도체 장치 및 그 제조 방법 |
| US13/967,158 US20140061782A1 (en) | 2012-08-30 | 2013-08-14 | Semiconductor device and method of fabricating the same |
| US15/196,612 US10217747B2 (en) | 2012-08-30 | 2016-06-29 | Semiconductor device and method of fabricating the same |
| US16/281,846 US10490554B2 (en) | 2012-08-30 | 2019-02-21 | Semiconductor device and method of fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020120095799A KR101927717B1 (ko) | 2012-08-30 | 2012-08-30 | 반도체 장치 및 그 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20140028759A KR20140028759A (ko) | 2014-03-10 |
| KR101927717B1 true KR101927717B1 (ko) | 2018-12-11 |
Family
ID=50186271
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020120095799A KR101927717B1 (ko) | 2012-08-30 | 2012-08-30 | 반도체 장치 및 그 제조 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (3) | US20140061782A1 (ko) |
| KR (1) | KR101927717B1 (ko) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102266709B1 (ko) * | 2014-09-22 | 2021-06-22 | 삼성전자주식회사 | 반도체 메모리 장치 |
| KR102489949B1 (ko) * | 2016-12-13 | 2023-01-17 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
| KR102482061B1 (ko) * | 2016-12-16 | 2022-12-27 | 삼성전자주식회사 | 반도체 장치 및 이의 제조 방법 |
| KR20180071768A (ko) * | 2016-12-20 | 2018-06-28 | 삼성전자주식회사 | 반도체 소자 |
| CN108389861B (zh) | 2017-02-03 | 2019-06-28 | 联华电子股份有限公司 | 半导体元件及其形成方法 |
| CN108962825B (zh) | 2017-05-17 | 2019-08-23 | 联华电子股份有限公司 | 半导体元件及其制作方法 |
| KR102371892B1 (ko) * | 2017-05-25 | 2022-03-08 | 삼성전자주식회사 | 확대된 콘택홀과 랜딩 패드를 갖는 반도체 소자 형성 방법 및 관련된 소자 |
| US10032777B1 (en) * | 2017-06-05 | 2018-07-24 | United Microelectronics Corp. | Array of dynamic random access memory cells |
| US10026740B1 (en) * | 2017-10-30 | 2018-07-17 | Globalfoundries Inc. | DRAM structure with a single diffusion break |
| US10971508B2 (en) * | 2019-04-23 | 2021-04-06 | Winbond Electronics Corp. | Integrated circuit and method of manufacturing the same |
| KR20210057249A (ko) * | 2019-11-11 | 2021-05-21 | 삼성전자주식회사 | 반도체 소자 및 그의 제조 방법 |
| US11227926B2 (en) * | 2020-06-01 | 2022-01-18 | Nanya Technology Corporation | Semiconductor device and method for fabricating the same |
| KR20220014387A (ko) * | 2020-07-24 | 2022-02-07 | 삼성전자주식회사 | 반도체 메모리 소자 및 그 제조 방법 |
| US11825644B2 (en) * | 2021-09-17 | 2023-11-21 | Fujian Jinhua Integrated Circuit Co., Ltd. | Semiconductor memory device |
| CN114220765B (zh) * | 2022-02-22 | 2022-06-21 | 芯盟科技有限公司 | 存储器及其制造方法 |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4860022B2 (ja) * | 2000-01-25 | 2012-01-25 | エルピーダメモリ株式会社 | 半導体集積回路装置の製造方法 |
| JP2003031692A (ja) * | 2001-07-19 | 2003-01-31 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| KR101450254B1 (ko) * | 2008-07-09 | 2014-10-13 | 삼성전자주식회사 | 증가된 정전 용량을 갖는 스토리지 노드를 포함하는 반도체메모리 소자 |
| KR101076780B1 (ko) | 2009-06-23 | 2011-10-26 | 주식회사 하이닉스반도체 | 반도체 소자 및 그의 형성 방법 |
| KR101075526B1 (ko) | 2009-07-03 | 2011-10-20 | 주식회사 하이닉스반도체 | 매립게이트를 구비한 반도체장치의 자기정렬콘택 형성 방법 |
| KR101130005B1 (ko) | 2009-12-21 | 2012-03-26 | 주식회사 하이닉스반도체 | 반도체 소자 및 그의 형성 방법 |
| KR101116359B1 (ko) | 2009-12-30 | 2012-03-09 | 주식회사 하이닉스반도체 | 매립게이트를 구비한 반도체장치 및 그 제조 방법 |
| KR101095063B1 (ko) | 2010-01-22 | 2011-12-20 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 제조방법 |
| KR101116361B1 (ko) * | 2010-02-26 | 2012-03-09 | 주식회사 하이닉스반도체 | 반도체 장치 제조 방법 |
| KR101120179B1 (ko) | 2010-03-09 | 2012-02-27 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| KR20110132753A (ko) | 2010-06-03 | 2011-12-09 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| KR20120003720A (ko) | 2010-07-05 | 2012-01-11 | 주식회사 하이닉스반도체 | 랜딩플러그 전치 구조를 이용한 매립게이트 제조 방법 |
| KR20120012222A (ko) | 2010-07-30 | 2012-02-09 | 주식회사 하이닉스반도체 | 반도체 장치 제조방법 |
| KR20120042575A (ko) | 2010-10-25 | 2012-05-03 | 에스케이하이닉스 주식회사 | 반도체 소자의 제조 방법 |
| KR101094400B1 (ko) | 2010-12-15 | 2011-12-15 | 주식회사 하이닉스반도체 | 매립게이트를 구비한 반도체 장치 및 그 제조방법 |
-
2012
- 2012-08-30 KR KR1020120095799A patent/KR101927717B1/ko active IP Right Grant
-
2013
- 2013-08-14 US US13/967,158 patent/US20140061782A1/en not_active Abandoned
-
2016
- 2016-06-29 US US15/196,612 patent/US10217747B2/en active Active
-
2019
- 2019-02-21 US US16/281,846 patent/US10490554B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| US20190189616A1 (en) | 2019-06-20 |
| US20160307906A1 (en) | 2016-10-20 |
| US10217747B2 (en) | 2019-02-26 |
| KR20140028759A (ko) | 2014-03-10 |
| US10490554B2 (en) | 2019-11-26 |
| US20140061782A1 (en) | 2014-03-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101927717B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| KR102017613B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| US9536868B2 (en) | Semiconductor device | |
| KR102001511B1 (ko) | 에어갭을 구비한 반도체장치 및 그 제조 방법 | |
| KR102190647B1 (ko) | 반도체 메모리 장치 및 그 제조 방법 | |
| KR102002980B1 (ko) | 에어갭을 구비한 반도체장치 및 그 제조 방법 | |
| KR102190350B1 (ko) | 반도체 메모리 장치 및 그 제조 방법 | |
| KR102044275B1 (ko) | 에어갭을 구비한 반도체장치 및 그 제조 방법 | |
| KR101763420B1 (ko) | 3차원 반도체 기억 소자 및 그 제조 방법 | |
| KR101933044B1 (ko) | 반도체 장치 및 이의 제조 방법 | |
| KR20140025799A (ko) | 반도체 장치 및 그 제조 방법 | |
| KR102021885B1 (ko) | 금속성 저항 구조체를 갖는 반도체 소자 | |
| US9679982B2 (en) | Semiconductor device and method of manufacturing the same | |
| KR20150024068A (ko) | 에어갭을 구비한 반도체장치 및 그 제조 방법 | |
| KR20100058908A (ko) | 3차원 반도체 메모리 장치 | |
| KR20140085657A (ko) | 에어갭을 구비한 반도체장치 및 그 제조 방법 | |
| KR20150131447A (ko) | 반도체 소자 및 이의 제조 방법 | |
| KR20140073161A (ko) | 반도체 장치 및 그의 형성방법 | |
| KR20130007236A (ko) | 반도체 장치 및 그 제조 방법 | |
| KR20150045782A (ko) | 반도체 소자 및 그 제조 방법 | |
| KR20160085992A (ko) | 반도체 장치의 형성방법 | |
| US11749734B2 (en) | Integrated circuit devices and methods of manufacturing the same | |
| KR20150123030A (ko) | 반도체 소자 및 그 제조 방법 | |
| KR20130110733A (ko) | 반도체 장치의 제조 방법 및 이에 의해 형성된 반도체 장치 | |
| KR20170090387A (ko) | 3차원 반도체 기억 소자 및 그 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |