KR101076780B1 - 반도체 소자 및 그의 형성 방법 - Google Patents
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Abstract
본 발명에 따른 반도체 소자는 반도체 기판 상에 형성된 비트라인을 중심으로 이격되며, 좌측으로 경사진 사다리꼴형 및 우측으로 경사진 사다리꼴형의 저장전극 콘택을 포함함으로써, 저장전극 콘택과 비트라인에 유발되는 쇼트를 근본적으로 방지하고, 저장전극 콘택과 활성영역의 오버랩 마진을 향상시켜 저장전극 콘택 저항이 과도하게 증가하는 것을 방지할 수 있는 효과를 제공한다.
저장전극 콘택, 비트라인 쇼트
Description
본 발명은 반도체 소자 및 그의 형성 방법에 관한 것으로, 보다 자세하게는 사다리꼴 형태의 저장전극 콘택을 포함하는 반도체 소자 및 그의 형성 방법에 관한 것이다.
최근의 대부분의 전자 제품들(electronic appliances)은 반도체 장치(semiconductor devices)를 구비한다. 상기 반도체 장치는 트랜지스터, 저항 및 커패시터 등의 전자 부품(electronic element)들을 구비하며, 이들 전자 부품들은 상기 전자 제품들의 부분적 기능을 수행할 수 있도록 설계된 후, 반도체 기판 상에 집적된다. 예를 들면, 컴퓨터 또는 디지털 카메라 등의 전자 제품들은 정보 저장을 위한 메모리 칩(memory chip), 정보 제어를 위한 처리 칩(processing chip) 등의 반도체 장치들을 구비하고, 상기 메모리 칩 및 처리 칩은 반도체 기판 상에 집적된 상기 전자 부품들을 구비한다.
한편, 상기 반도체 장치들은 소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해, 점점 더 고집적화될 필요가 있다. 반도체 메모리 소자의 집적 도가 높아지면서 디자인 룰(design rule)이 감소하게 되어 반도체 소자의 패턴도 미세화되고 있다. 반도체 소자의 극미세화 및 고집적화가 진행됨에 따라 메모리 용량의 증가에 비례하여 전체적인 칩(chip) 면적은 증가되고 있지만 실제로 반도체 소자의 패턴이 형성되는 셀(cell) 영역의 면적은 감소되고 있다. 따라서, 원하는 메모리 용량을 확보하기 위해서는 한정된 셀 영역 내에 보다 많은 패턴이 형성되어야만 하므로, 패턴의 선폭(critical dimension)이 감소된 미세 패턴을 형성하여야 한다.
패턴의 선폭이 미세화 되면서 상하의 도전배선을 연결하는 콘택은 라인/스페이스 패턴에 비해 디자인룰에 큰 영향을 받게 되었다. 따라서 소자가 고집적화 되어감에 따라 자체의 크기와 주변배선과의 간격이 감소함에 따라 콘택의 지름과 깊이의 비인 에스팩트비(aspect ratio)가 증가하게 되므로 그 형성이 어려워 콘택을 형성하는 공정은 점차 고집적화되는 반도체 소자의 형성 방법에서 중요해지고 있다. 따라서, 다층의 도전배선을 구비하는 고집적 반도체소자에서는 콘택 형성 공정에서 마스크들간의 정확하고 엄격한 정렬이 요구되어 공정여유도가 감소되거나, 여유없이 공정을 진행하여야하는 어려움이 있다.
특히, 데이터를 저장하는 저장전극과 연결되는 저장전극 콘택은 상술한 바와 같은 이유로 형성에 많은 어려움이 있다. 저장전극 콘택의 형성의 어려움에 대하여 구체적으로 살펴보면 다음과 같다.
첫째, 저장전극 콘택홀의 하부는 고집적화로 인해 좁은 CD(critical dimension)을 갖는다. 따라서, 저장전극 콘택홀을 정의하기 위한 식각 공정에서는 활성영역이 노출되도록 저장전극 콘택홀이 형성되어야 하지만, 저장전극 콘택홀의 하부는 좁기 때문에 활성영역이 노출되도록 식각공정을 수행하기 어려운 실정이다.
둘째, 저장전극 콘택과 비트라인 콘택의 쇼트가 빈번히 유발된다. 상술한 바와 같이 저장전극 콘택홀의 하부가 노출되지 않는 문제를 해결하기 위하여 저장전극 콘택홀을 정의하기 위한 식각 공정 시 과도 식각을 수행하게 되는데 이는 저장전극 콘택 하부의 CD를 확보할 수 있지만, 식각 공정 과정에서 비트라인 스페이서와 같은 절연막을 손상시키게 되어 저장전극 콘택과 비트라인 간의 전기적 쇼트 현상이 유발되는 한계가 있다.
셋째, 저장전극 콘택과 활성영역의 오버랩 마진의 부족하다. 상술한 문제점이 해결된다 하더라도 반도체 소자의 고집적화로 인해 저장전극 콘택과 활성영역이 접속되는 면적은 점차 감소하고 있는 추세이다. 따라서, 전기적 접촉 면적이 낮아져 저장전극과 활성영역 간의 접촉저항(contact resistance,Rc)이 커져 반도체 소자의 소자의 성능을 저하시키는 한계가 있다.
본 발명은 반도체 소자의 고집적화로 인하여 저장전극 콘택의 형성이 용이하지 않아 반도체 소자의 특성을 저하시키는 문제를 해결하고자 한다.
본 발명의 반도체 소자활성영역 상에 구비된 비트라인을 포함하는 반도체 기판 상에 층간절연막을 형성하는 단계와 상기 활성영역의 장축방향을 수평으로 하여 상기 반도체 기판을 시계방향으로 회전시켜 경사지게 하는 단계와 상기 시계방향으로 회전하여 경사진 상태로 상기 층간절연막에 식각공정을 수행하여 제 1 저장전극 콘택홀을 형성하는 단계와 상기 반도체 기판을 수평상태로 되돌리는 단계와 상기 활성영역의 장축방향을 수평으로 하여 상기 반도체 기판을 반시계방향으로 회전시켜 경사지게 하는 단계 및 상기 반시계방향으로 회전하여 경사진 상태로 상기 층간절연막에 식각공정을 수행하여 제 2 저장전극 콘택홀을 형성하는 단계를 포함하는 것을 특징으로 한다. 이 결과, 저장전극 콘택이 비트라인과 쇼트되는 문제를 해결할 수 있으며, 저장전극 콘택의 하부가 좁아지지 않게 되어 저장전극 콘택의 저항의 증가를 방지할 수 있다.
이때, 상기 층간절연막을 형성하는 단계는 상기 비트라인을 포함하는 상기 반도체 기판 상에 상기 층간절연막을 형성하는 단계 및 상기 비트라인 상부가 노출되도록 상기 층간절연막에 평탄화 식각공정을 수행하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 반도체 기판을 시계방향으로 회전시켜 경사지게 하는 단계는 상기 활성영역의 장축방향을 수평으로 하여 시계방향으로 0.1도 내지 10도 회전시키는 것을 특징으로 한다. 상술한 경사각의 범위는 비트라인 및 비트라인 콘택을 손상시키지 않으며 후속 공정에서 형성되는 저장전극 콘택과 활성영역의 오버랩마진을 최대화할 수 있는 정도를 의미한다.
그리고, 상기 제 1 저장전극 콘택홀을 형성하는 단계는 상기 층간절연막 상에 제 1 저장전극 콘택홀을 정의하는 감광막 패턴을 형성하는 단계와 상기 감광막 패턴을 식각마스크로 상기 층간절연막을 식각하는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 제 1 저장전극 콘택홀을 형성하는 단계 이후 상기 제 1 저장전극 콘택홀을 포함하는 전체 상부에 제 1 스페이서 질화막을 형성하는 단계 및 상기 제 1 스페이서 질화막을 포함하는 전체 상부에 제 1 산화막층을 형성하는 단계를 더 포함하는 것을 특징으로 한다. 여기서 제 1 산화막층은 후속 공정으로 제 2 저장전극 콘택홀을 형성하는 과정에서 제 2 저장전극 콘택홀을 정의하기 위해 적용되는 하드마스크 등의 물질이 제 1 저장전극 콘택홀에 형성되지 않도록 한다.
그리고, 상기 반도체 기판을 수평상태로 되돌리는 단계는 상기 반도체 기판을 시계방향으로 회전시킨 만큼 반시계방향으로 회전시키는 것을 특징으로 한다.
그리고, 상기 반도체 기판을 반시계방향으로 회전시켜 경사지게 하는 단계는 상기 활성영역의 장축방향을 수평으로 하여 반시계방향으로 0.1도 내지 10도 회전시키는 것을 특징으로 한다. 상술한 경사각의 범위는 비트라인 및 비트라인 콘택을 손상시키지 않으며 후속 공정에서 형성되는 저장전극 콘택과 활성영역의 오버랩마진을 최대화할 수 있는 정도를 의미한다.
또한, 상기 제 2 저장전극 콘택홀을 형성하는 단계는 상기 제 1 산화막층 상에 제 2 저장전극 콘택홀을 정의하는 감광막 패턴을 형성하는 단계와 상기 감광막 패턴을 식각마스크로 상기 제 1 산화막층, 상기 제 1 질화막 및 상기 층간절연막을 식각하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 제 2 저장전극 콘택홀을 형성하는 단계 이후, 상기 반도체 기판을 수평상태로 되돌리는 단계와 상기 제 2 저장전극 콘택홀을 포함하는 전체 상부에 제 2 스페이서 질화막을 형성하는 단계 및 상기 제 2 스페이서 질화막을 포함하는 전체 상부에 제 2 산화막층을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
이때, 상기 제 2 산화막층을 형성하는 단계 이후 상기 제 1 스페이서 질화막이 노출될때까지 상기 제 2 산화막층, 상기 제 2 스페이서 질화막, 상기 제 1 산화막층에 평탄화 식각공정을 수행하는 단계와 상기 평탄화 식각공정에 의해 상기 층간절연막에 매립된 제 1 산화막 및 제 2 산화막을 제거하는 단계와 상기 제 1 산화막 및 상기 제 2 산화막이 제거된 전체 상부에 버퍼 산화막을 형성하는 단계와 상기 층간절연막 측벽에 스페이서를 형성하는 단계 및 전체 상부에 도전물질을 형성한 후, 상기 층간절연막이 노출되도록 상기 도전물질에 평탄화 식각공정을 수행하여 저장전극 콘택을 형성하는 단계를 포함하는 것을 특징으로 한다.
이때, 상기 제 1 산화막층 및 상기 제 2 산화막층을 제거하는 단계는 딥 아 웃으로 수행되는 것을 특징으로 한다.
또한, 상기 스페이서를 형성하는 단계는 상기 버퍼산화막, 상기 제 1 스페이서 질화막 및 상기 제 2 스페이서 질화막에 에치백 공정을 수행하는 단계 및 클리닝 공정을 수행하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 따른 반도체 소자는 반도체 기판 상에 형성된 비트라인을 중심으로 이격되며, 좌측으로 경사진 사다리꼴형 및 우측으로 경사진 사다리꼴형의 저장전극 콘택을 포함하는 것을 특징으로 한다.
이때, 상기 저장전극 콘택의 측벽에 스페이서를 더 구비하는 것을 특징으로 한다.
그리고, 상기 스페이서는 질화막인 것을 특징으로 한다.
그리고, 상기 반도체 기판 내에 매립형 게이트가 더 구비된 것을 특징으로 한다.
본 발명은 저장전극 콘택의 형성을 용이하게 하여 저장전극 콘택과 비트라인에 유발되는 쇼트를 근본적으로 방지하고, 저장전극 콘택과 활성영역의 오버랩 마진을 향상시켜 저장전극 콘택 저항이 과도하게 증가하는 것을 방지할 수 있는 효과를 제공한다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 1은 본 발명에 따른 반도체 소자를 나타낸 단면도이고, 도 2a 내지 도 2v는 본 발명에 따른 반도체 소자의 형성 방법을 나타낸 단면도이다.
도 1에 도시된 바와 같이, 본 발명에 따른 반도체 소자는 매립형 게이트(108)를 포함하는 반도체 기판(100) 상에 형성된 비트라인(126)을 중심으로 이격되며 좌측으로 경사진 사다리꼴형 및 우측으로 경사진 사다리꼴형의 저장전극 콘택(146)을 포함한다. 이때, 비트라인(126)은 반도체 기판의 활성영역(104)과 접속되는 비트라인 콘택(116) 및 그 측벽에 형성된 층간절연막 , 비트라인 전극(118), 질화막(120), 하드마스크층(122)이 순차적으로 적층된 구조를 포함한다. 그리고, 그 측벽에 형성된 비트라인 스페이서(124)를 더 포함하는 것이 바람직하다. 또한, 매립형 게이트(108) 상부에는 캡핑 질화막(110) 및 실링 질화막(112)이 구비되는 것이 바람직하다. 상술한 바와 같은 구조를 갖는 반도체 소자는 비트라인(126)을 중심으로 경사지게 이격되어 있어 비트라인 및 비트라인 콘택과 쇼트되지 않으면서, 활성영역(104)과의 오버랩 마진이 향상되어 있어 콘택저항을 증가를 방지할 수 있다.
이하에서는 반도체 소자의 형성 방법을 중심으로 설명하는데, 본 발명은 비트라인 형성 공정 이후 저장전극 콘택홀을 형성하는 방법에 본 발명의 핵심이 포함되어 있으므로, 비트라인 형성 공정 이전의 공정들을 도시한 단면은 각각 도시하지 않고 이에 대한 설명 또한 생략한다.
도 2a에 도시된 바와 같이, 매립형 게이트(108)를 포함하는 반도체 기판(100)상에 소자분리막(102)에 의해 정의되는 활성영역(104)과 접속되는 비트라 인(126)을 형성한다. 이후, 비트라인(126)을 포함하는 반도체 기판(100) 상부에 층간절연막(128)을 형성하고, 비트라인(126) 상부를 노출시키도록 층간절연막(128)에 평탄화 식각공정을 수행하는 것이 바람직하다.
참고로, 매립형 게이트(108)는 반도체 기판(100)에 매립형 게이트 예정영역을 형성한 후, 전체 표면에 산화막(106)을 증착한 후, 산화막(106)을 포함하는 전체 표면에 게이트 전극을 증착키고, 게이트 전극에 에치백 공정을 수행하여 산화막(106)의 일부가 노출되고, 매립형 게이트 예정 영역의 일부만 게이트 전극으로 매립되도록 하여 형성하는 것이 바람직하다. 이후, 매립형 게이트(108)의 산화를 방지하기 위하여 매립형 게이트(108) 상부에 캡핑 질화막(110) 및 실링 질화막(112)을 형성하는 것이 바람직하다.
그리고, 비트라인(126)은 반도체 기판 상부에 층간절연막(114)을 형성한 후, 활성영역(104)과 접속되도록 층간절연막(114)을 식각하고 식각한 부분이 매립되도록 도전물질을 형성하여 비트라인 콘택(116)을 형성한 후, 비트라인 콘택(116)을 포함하는 층간절연막(116) 상에 비트라인 전극층(118), 질화막(120) 및 하드마스크층(122)을 적층한 후 패터닝하여 형성하는 것이 바람직하다.
도 2b에 도시된 바와 같이, 활성영역(104)의 장축방향을 수평으로 하여 시계방향으로 회전시켜 반도체 기판(100)을 경사지게 한다. 여기서 경사각(α)은 반도체 기판(100)의 활성영역(104)의 장축방향을 수평으로 하여 시계방향으로 0.1도(degree) 내지 10도인 것이 바람직하다. 하지만, 상술한 범위는 본 발명의 실시예에 따른 각도를 의미하며, 이에 한정되지 않고 비트라인(126) 및 비트라인 콘 택(116)을 손상시키지 않으며 후속 공정에서 형성되는 저장전극 콘택과 활성영역(104)의 오버랩마진을 최대화할 수 있는 경사각으로 변형가능하다. 그 다음 경사진 반도체 기판(100)의 층간절연막(128) 상에 제 1 저장전극 콘택홀을 정의하는 감광막 패턴(미도시)을 형성한 후, 이를 식각마스크로 층간절연막(128) 및 실링질화막(122)을 식각하여 반도체 기판(100)을 노출시키는 제 1 저장전극 콘택홀(130)을 형성한다. 이 결과, 제 1 저장전극 콘택홀(130)은 비트라인(126)을 중심으로 좌측으로 경사지며 이격된 사다리꼴 형태를 갖게된다. 즉, 사다리꼴 형태를 갖는 제 1 저장전극 콘택홀(130)은 비트라인(126) 및 비트라인 콘택(116)으로부터 좌측으로 기울게 경사지며 이격되므로 비트라인(126) 및 비트라인 콘택(116)과 쇼트되는 문제를 유발하지 않게하면서, 활성영역(104)을 용이하게 노출시킬 수 있는 형태로 저장전극 콘택과 활성영역의 오버랩 마진을 증가시킬 수 있는 구조로 형성된다.
도 2c에 도시된 바와 같이, 경사진 반도체 기판(100)을 수평상태로 되돌린다. 그리고, 제 1 저장전극 콘택홀(130)을 포함하는 전체 상부에 제 1 스페이서 질화막(132)을 증착한다. 이때, 제 1 스페이서 질화막(132)은 제 1 저장전극 콘택의 스페이서 역할을 하게 된다.
도 2d에 도시된 바와 같이, 질화막(132)이 형성된 제 1 저장전극 콘택홀(130)이 매립되도록 제 1 산화막층(134)을 형성한다. 이때, 제 1 산화막층(134)은 후속 공정에서 제 1 저장전극 콘택홀이 도전물질로 매립될 때까지 사다리꼴의 형태로 유지될 있도록 보호하는 역할을 한다. 또한, 후속 공정으로 제 2 저장전극 콘택홀을 형성하는 과정에서 제 2 저장전극 콘택홀을 정의하기 위해 적용되는 하드 마스크 등의 물질이 제 1 저장전극 콘택홀에 형성되는 것을 방지하여, 제 1 저장전극 콘택홀에 도전물질이 매립될 때 문제가 되지 않도록 한다.
도 2e에 도시된 바와 같이, 활성영역(104)의 장축방향을 수평으로 하여 반시계방향으로 회전시켜 반도체 기판(100)을 경사지게 한다. 여기서 경사각(β)은 반도체 기판(100)의 활성영역(104)의 장축방향을 수평으로 하여 반시계방향으로 0.1도(degree) 내지 10도인 것이 바람직하다. 하지만, 상술한 범위는 본 발명의 실시예에 따른 각도를 의미하며, 이에 한정되지 않고 비트라인(126) 및 비트라인 콘택(116)을 손상시키지 않으며 후속 공정에서 형성되는 저장전극 콘택과 활성영역(104)의 오버랩마진을 최대화할 수 있는 경사각으로 변형가능하다. 그 다음 경사진 반도체 기판(100)의 제 1 산화막층(134) 상에 저장전극 콘택홀을 정의하는 감광막 패턴(미도시)을 형성한 후, 이를 식각마스크로 제 1 산화막층(134), 층간절연막(128) 및 실링질화막(122)을 식각하여 반도체 기판(100)을 노출시키는 제 2 저장전극 콘택홀(136)을 형성한다. 이 결과, 제 1 저장전극 콘택홀(130)은 비트라인(126)을 중심으로 우측으로 경사지며 이격된 사다리꼴 형태를 갖게된다. 즉, 사다리꼴 형태를 갖는 제 1 저장전극 콘택홀(130)은 비트라인(126) 및 비트라인 콘택(116)으로부터 우측으로 경사지며 이격되므로 비트라인(126) 및 비트라인 콘택(116)과 쇼트되는 문제를 유발하지 않게하면서, 활성영역(104)을 용이하게 노출시킬 수 있는 형태로 저장전극 콘택과 활성영역의 오버랩 마진을 증가시킬 수 있는 구조로 형성된다.
도 2f에 도시된 바와 같이, 경사진 반도체 기판(100)을 수평상태로 되돌린 다. 그리고, 제 1 저장전극 콘택홀(130)을 포함하는 전체 상부에 제 2 스페이서 질화막(138)을 증착한다. 이때, 제 2 질화막(138)은 제 2 저장전극 콘택의 스페이서 역할을 하게 된다.
도 2g에 도시된 바와 같이, 제 1 스페이서 질화막(132)이 형성된 제 2 저장전극 콘택홀(136)이 매립되도록 제 2 산화막층(140)을 형성한다. 이때, 제 2 산화막층(140)은 후속 공정에서 제 2 저장전극 콘택홀이 도전물질로 매립될 때까지 사다리꼴의 형태로 유지될 있도록 보호하는 역할을 한다.
도 2h에 도시된 바와 같이, 층간절연막(128) 상부의 제 1 스페이서 질화막(132)이 노출될 때까지 제 2 산화막층(138), 제 2 스페이서 질화막(138) 및 제 2 산화막층(138)에 평탄화 식각공정을 수행하여, 제 1 저장전극 콘택홀에는 제 1 산화막(135)이 매립되도록 하고, 제 2 저장전극 콘택홀에는 제 2 산화막(141)이 매립되도록 하는 것이 바람직하다. 여기서, 평탄화 식각공정을 수행하는 것은 후속 공정에서 제 1 및 제 2 저장전극 콘택홀에 매립된 제 1 및 제 2 산화막(135,141)이 용이하게 제거되도록 하기 위함이다.
도 2i에 도시된 바와 같이, 제 1 저장전극 콘택홀 및 제 2 저장전극 콘택홀에 매립된 제 1 산화막(135) 및 제 2 산화막(141)을 제거하는데, 딥 아웃 공정을 실시하여 제거하는 것이 바람직하다.
도 2j 및 도 2k에 도시된 바와 같이, 제 1 저장전극 콘택홀 및 제 2 저장전극 콘택홀을 포함하는 전체 상부에 버퍼 산화막(142)을 형성한 후(도 2j). 제 1 및 제 2 저장전극 콘택홀 측벽에만 제 1 및 제 2 질화막(132,138)이 남아있도록 스페 이서를 형성한다. 이때, 스페이서를 형성하는 공정은 에치백으로 수행되는 것이 바람직하다. 이후, 클리닝 공정을 수행하는 것이 바람직하다(도 2k).
도 2l 및 도 2m에 도시된 바와 같이, 제 1 및 제 2 저장전극 콘택홀을 포함하는 전체 상부에 도전물질(144)을 형성한 후(도 2l), 층간절연막(128)이 노출되도록 도전물질(144)에 평탄화 공정을 수행하여 저장전극 콘택(146)을 형성하는 것이 바람직하다(도 2m).
상술한 바와 같이 저장전극 콘택홀을 정의하는데 있어, 반도체 기판을 활성영역의 장축방향을 수평으로 하여 소정 각도 경사지도록 한 후 저장전극 콘택홀을 정의하는 식각공정을 수행함으로써, 저장전극 콘택이 활성영역과 접속되는 면적을 확보하여 콘택 저항이 증가되는 문제를 해결할 수 있으며, 저장전극 콘택홀이 비트라인 및 비트라인 콘택과 소정거리 이격되어 형성되어 비트라인 및 비트라인 콘택과 쇼트되는 문제를 근본적으로 해결할 수 있다.
도 1은 본 발명에 따른 반도체 소자를 나타낸 단면도.
도 2a 내지 도 2m은 본 발명에 따른 반도체 소자의 형성 방법을 나타낸 단면도.
Claims (16)
- 활성영역 상에 구비된 비트라인을 포함하는 반도체 기판 상에 층간절연막을 형성하는 단계;상기 활성영역의 장축방향을 수평으로 하여 상기 반도체 기판을 시계방향으로 회전시켜 경사지게 하는 단계;상기 시계방향으로 회전하여 경사진 상태로 상기 층간절연막에 식각공정을 수행하여 제 1 저장전극 콘택홀을 형성하는 단계;상기 제 1 저장전극 콘택홀이 매립되도록 제 1 산화막층을 형성하는 단계;상기 반도체 기판을 수평상태로 되돌리는 단계;상기 활성영역의 장축방향을 수평으로 하여 상기 반도체 기판을 반시계방향으로 회전시켜 경사지게 하는 단계;상기 반시계방향으로 회전하여 경사진 상태로 상기 층간절연막에 식각공정을 수행하여 제 2 저장전극 콘택홀을 형성하는 단계; 및상기 제 2 저장전극 콘택홀이 매립되도록 제 2 산화막층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 청구항 2은(는) 설정등록료 납부시 포기되었습니다.청구항 1에 있어서,상기 층간절연막을 형성하는 단계는상기 비트라인을 포함하는 상기 반도체 기판 상에 상기 층간절연막을 형성하는 단계; 및상기 비트라인 상부가 노출되도록 상기 층간절연막에 평탄화 식각공정을 수 행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 청구항 3은(는) 설정등록료 납부시 포기되었습니다.청구항 1에 있어서,상기 반도체 기판을 시계방향으로 회전시켜 경사지게 하는 단계는상기 활성영역의 장축방향을 수평으로 하여 시계방향으로 0.1도 내지 10도 회전시키는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 청구항 4은(는) 설정등록료 납부시 포기되었습니다.청구항 1에 있어서,상기 제 1 저장전극 콘택홀을 형성하는 단계는상기 층간절연막 상에 제 1 저장전극 콘택홀을 정의하는 감광막 패턴을 형성하는 단계;상기 감광막 패턴을 식각마스크로 상기 층간절연막을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 청구항 5은(는) 설정등록료 납부시 포기되었습니다.청구항 1에 있어서,상기 제 1 저장전극 콘택홀을 형성하는 단계 이후,상기 제 1 저장전극 콘택홀을 포함하는 전체 상부에 제 1 스페이서 질화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 청구항 6은(는) 설정등록료 납부시 포기되었습니다.청구항 1에 있어서,상기 반도체 기판을 수평상태로 되돌리는 단계는상기 반도체 기판을 시계방향으로 회전시킨 만큼 반시계방향으로 회전시키는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 청구항 7은(는) 설정등록료 납부시 포기되었습니다.청구항 1에 있어서,상기 반도체 기판을 반시계방향으로 회전시켜 경사지게 하는 단계는상기 활성영역의 장축방향을 수평으로 하여 반시계방향으로 0.1도 내지 10도 회전시키는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 청구항 8은(는) 설정등록료 납부시 포기되었습니다.청구항 5에 있어서,상기 제 2 저장전극 콘택홀을 형성하는 단계는상기 제 1 산화막층 상에 제 2 저장전극 콘택홀을 정의하는 감광막 패턴을 형성하는 단계;상기 감광막 패턴을 식각마스크로 상기 제 1 산화막층, 상기 제 1 질화막 및 상기 층간절연막을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 청구항 9은(는) 설정등록료 납부시 포기되었습니다.청구항 5에 있어서,상기 제 2 저장전극 콘택홀을 형성하는 단계 이후,상기 반도체 기판을 수평상태로 되돌리는 단계; 및상기 제 2 저장전극 콘택홀을 포함하는 전체 상부에 제 2 스페이서 질화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 청구항 10은(는) 설정등록료 납부시 포기되었습니다.청구항 9에 있어서,상기 제 2 산화막층을 형성하는 단계 이후상기 제 1 스페이서 질화막이 노출될때까지 상기 제 2 산화막층, 상기 제 2 스페이서 질화막, 상기 제 1 산화막층에 평탄화 식각공정을 수행하는 단계;상기 평탄화 식각공정에 의해 상기 층간절연막에 매립된 제 1 산화막 및 제 2 산화막을 제거하는 단계;상기 제 1 산화막 및 상기 제 2 산화막이 제거된 전체 상부에 버퍼 산화막을 형성하는 단계;상기 층간절연막 측벽에 스페이서를 형성하는 단계; 및전체 상부에 도전물질을 형성한 후, 상기 층간절연막이 노출되도록 상기 도전물질에 평탄화 식각공정을 수행하여 저장전극 콘택을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 청구항 11은(는) 설정등록료 납부시 포기되었습니다.상기 제 1 산화막층 및 상기 제 2 산화막층을 제거하는 단계는딥 아웃으로 수행되는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 청구항 12은(는) 설정등록료 납부시 포기되었습니다.청구항 10에 있어서,상기 스페이서를 형성하는 단계는상기 버퍼산화막, 상기 제 1 스페이서 질화막 및 상기 제 2 스페이서 질화막에 에치백 공정을 수행하는 단계; 및클리닝 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
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