KR20110051813A - 반도체 소자 및 그의 형성 방법 - Google Patents

반도체 소자 및 그의 형성 방법

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KR20110051813A
KR20110051813A KR1020090108589A KR20090108589A KR20110051813A KR 20110051813 A KR20110051813 A KR 20110051813A KR 1020090108589 A KR1020090108589 A KR 1020090108589A KR 20090108589 A KR20090108589 A KR 20090108589A KR 20110051813 A KR20110051813 A KR 20110051813A
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Abstract

본 발명은 소자분리막으로 정의되는 활성영역을 포함하는 반도체 기판 내에 제 1 리세스를 형성하고, 상기 제 1 리세스의 일부를 절연막으로 매립하고, 상기 절연막을 포함하는 전체 상부에 열산화 공정을 수행하여 상기 제 1 리세스의 측벽 상부에 산화막을 형성하고, 상기 절연막 및 상기 산화막을 제거하여 슬롭이 형성된 제 2 리세스를 형성하고, 상기 제 2 리세스 내에 형성된 게이트를 형성하고, 그 측벽에 스페이서를 형성하는 단계를 포함함으로써, 게이트가 오정렬되더라도 리세스 내에 형성되도록 하여 게이트가 랜딩플러그와 쇼트되는 것을 근본적으로 방지하여 반도체 소자의 불량을 감소시켜, 반도체 소자의 신뢰성을 향상시키는 효과를 제공한다.
랜딩플러그 게이트 브릿지, 리세스

Description

반도체 소자 및 그의 형성 방법{Semiconductor device and the method for forming using the same}
본 발명은 반도체 소자 및 그의 형성 방법에 관한 것으로, 보다 자세하게는 핀형 게이트와 랜딩플러그의 쇼트를 방지할 수 있는 반도체 소자 및 그의 형성 방법에 관한 것이다.
최근의 대부분의 전자 제품들(electronic appliances)은 반도체 장치(semiconductor devices)를 구비한다. 상기 반도체 장치는 트랜지스터, 저항 및 커패시터 등의 전자 부품(electronic element)들을 구비하며, 이들 전자 부품들은 상기 전자 제품들의 부분적 기능을 수행할 수 있도록 설계된 후, 반도체 기판 상에 집적된다. 예를 들면, 컴퓨터 또는 디지털 카메라 등의 전자 제품들은 정보 저장을 위한 메모리 칩(memory chip), 정보 제어를 위한 처리 칩(processing chip) 등의 반도체 장치들을 구비하고, 상기 메모리 칩 및 처리 칩은 반도체 기판 상에 집적된 상기 전자 부품들을 구비한다.
한편, 상기 반도체 장치들은 소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해, 점점 더 고집적화될 필요가 있다. 반도체 메모리 소자의 집적 도가 높아지면서 디자인 룰(design rule)이 감소하게 되어 반도체 소자의 패턴도 미세화되고 있다. 반도체 소자의 극미세화 및 고집적화가 진행됨에 따라 메모리 용량의 증가에 비례하여 전체적인 칩(chip) 면적은 증가되고 있지만 실제로 반도체 소자의 패턴이 형성되는 셀(cell) 영역의 면적은 감소되고 있다. 따라서, 원하는 메모리 용량을 확보하기 위해서는 한정된 셀 영역 내에 보다 많은 패턴이 형성되어야만 하므로, 패턴의 선폭(critical dimension)이 감소된 미세 패턴을 형성하여야 한다.
미세 패턴을 형성하는 방법에는 노광마스크(photo mask)로서 위상반전마스크(phase shift mask)를 사용하는 방법이나, 이미지 콘트라스트를 향상시킬 수 있는 별도의 박막을 웨이퍼 상에 형성하는 씨.이.엘(contrast enhancement layer; CEL) 방법이나, 두층의 감광막 사이에 에스.오.지(spin on glass; SOG)등의 중간층을 개재시킨 삼층레지스트(Tri layer resister; 이하 TLR이라 칭함) 방법 또는 감광막의 상측에 선택적으로 실리콘을 주입시키는 실리레이션 방법 등이 개발되어 분해능 한계치를 낮추고 있다.
한편, 반도체 소자가 고집적화됨에 따라 이웃하는 패턴 간의 스페이스가 감소하여 자기정렬방식으로 형성되는 콘택, 예를들면 랜딩플러그와 같은 콘택의 마진이 점차 감소하고 있다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 형성 방법을 나타낸 단면도이다.
도 1a에 도시된 바와 같이, 소자분리막(12)으로 정의되는 활성영역(14)을 포 함하는 반도체 기판(10) 상에 질화막(16)을 형성한다.
도 1b에 도시된 바와 같이, 질화막(16) 상에 핀게이트가 형성될 리세스를 정의하는 감광막 패턴(미도시)을 형성한 후, 감광막 패턴(미도시)을 식각마스크로 질화막(16) 및 반도체 기판(10)을 식각하여 리세스(18)을 형성한다.
도 1c에 도시된 바와 같이, 리세스(18)를 포함하는 활성영역(14)의 상부에 게이트 산화막(20)을 형성한다.
도 1d에 도시된 바와 같이, 게이트 산화막(20)이 형성된 리세스(18)를 포함하는 전체 상부에 게이트용 도전물질(미도시)을 형성한다. 그 다음, 게이트용 도전물질(미도시)을 포함하는 전체 상부에 게이트 패턴을 정의하는 감광막 패턴(미도시)을 형성한 후, 이를 식각마스크로 게이트용 도전물질(미도시)을 식각하여 게이트(22)를 정의한다. 이후, 게이트(22) 측벽에 스페이서(24)를 형성하고, 스페이서(24)가 형성된 게이트(22) 사이에 랜딩플러그(26)을 형성한다.
이때, 게이트를 정의하는 마스크의 오정렬로 인하여 리세스(18)와 수직하게 패터닝되지 못하고, 리세스(18)로부터 일정방향 틀어진 상태로 패터닝되는 경우, 'A'와 같이 랜딩플러그(26)와 게이트(22) 사이에 쇼트가 발생하여 자기정렬 페일이 유발되는 문제가 발생한다.
본 발명은 반도체 소자의 고집적화로 게이트을 정의하는 마스크의 오정렬로 리세스로부터 일정방향 틀어진 상태로 패터닝되는 경우 게이트와 랜딩플러그 사이에 쇼트가 유발되어 반도체 소자의 불량을 야기시키는 문제를 해결하고자 한다.
본 발명의 반도체 소자는 반도체 기판 내에 상부 폭보다 좁은 하부 폭을 갖으며, 측벽에 슬롭(slope)이 형성된 리세스 내에 형성된 게이트 및 상기 게이트의 측벽에 구비된 스페이서를 포함하는 것을 특징으로 한다.
이때, 상기 리세스의 상부 폭은 상기 리세스의 하부 폭보다 1.5배 큰 것을 특징으로 한다.
그리고, 상기 스페이서는 상기 슬롭이 형성된 리세스 내에 구비되는 것을 특징으로 한다.
또한, 상기 스페이서는 상기 반도체 기판 상에 형성되는 것을 특징으로 한다.
그리고, 상기 스페이서 측벽에 상기 반도체 기판과 접속되는 랜딩플러그를 더 포함하는 것을 특징으로 한다.
본 발명에 따른 반도체 소자의 형성 방법은 소자분리막으로 정의되는 활성영역을 포함하는 반도체 기판 내에 제 1 리세스를 형성하는 단계와 상기 제 1 리세스의 일부를 절연막으로 매립하는 단계와 상기 절연막을 포함하는 전체 상부에 열산 화 공정을 수행하여 상기 제 1 리세스의 측벽 상부에 산화막을 형성하는 단계와 상기 절연막 및 상기 산화막을 제거하여 슬롭이 형성된 제 2 리세스를 형성하는 단계와 상기 제 2 리세스에 구비된 게이트를 형성하는 단계 및 상기 게이트의 측벽에 스페이서를 형성하는 단계를 포함하는 것을 특징으로 한다.
이때, 상기 제 1 리세스를 형성하는 단계는 상기 반도체 기판 상에 상기 제 1 리세스를 정의하는 감광막 패턴을 형성하는 단계 및 상기 감광막 패턴을 식각마스크로 상기 반도체 기판을 식각하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 제 1 리세스의 일부를 절연막으로 매립하는 단계는 상기 제 1 리세스의 2/3이 매립되도록 하는 것을 특징으로 한다.
그리고, 상기 제 1 리세스 측벽 상부에 산화막을 형성하는 단계와 동시에 상기 절연막 상에도 산화막이 형성되는 것을 특징으로 한다.
그리고, 상기 제 1 리세스 측벽 상부에 산화막을 형성하는 단계와 동시에 상기 제 1 리세스 측벽 상부가 손실되는 것을 특징으로 한다.
이때, 상기 제 2 리세스는 상기 제 1 리세스 측벽 상부의 손실에 의해 상기 제 2 리세스 상부 폭이 상기 제 2 리세스 하부 폭보다 1.5배 큰 것을 특징으로 한다.
그리고, 상기 스페이서를 형성하는 단계 이후, 상기 스페이서를 포함하는 전체 상부에 층간절연막을 형성하는 단계와 상기 층간절연막 상에 랜딩플러그 홀을 정의하는 감광막 패턴을 형성하는 단계와 상기 감광막 패턴을 식각마스크로 상기 반도체 기판이 노출되도록 상기 층간절연막을 식각하는 단계 및 전체 상부에 도전 물질을 형성하고, 상기 층간절연막이 노출되도록 평탄화 식각 공정을 수행하여 랜딩플러그를 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명은 반도체 소자의 게이트가 오정렬되더라도 게이트가 리세스 내에 형성되도록 하여 게이트가 랜딩플러그와 쇼트되지 않도록 함으로써 반도체 소자의 불량을 감소시켜, 반도체 소자의 신뢰성을 향상시키는 효과를 제공한다.
이하에서는 본 발명의 실시예에 따라 첨부된 도면을 참조하여 설명하기로 한다.
도 2는 본 발명에 따른 반도체 소자를 나타낸 단면도이고, 도 3a 내지 도 3d는 본 발명에 따른 반도체 소자의 형성 방법을 나타낸 단면도이다.
도 2에 도시된 바와 같이, 본 발명에 따른 반도체 소자는 소자분리막(102)으로 정의되는 활성영역(104)을 포함하는 반도체 기판(100) 내에 상부의 폭보다 좁은 하부의 폭을 갖으며 측벽에 슬롭(slope)이 구비된 리세스(110)에 매립된 게이트 (112)를 포함한다. 그리고, 게이트(112) 측벽에 구비된 스페이서(114)를 더 포함한다. 여기서, 게이트(112)는 정상 얼라인(정렬) 되지 않아 한쪽방향으로 시프트된 경우를 포함한다. 즉, 측벽에 형성된 슬롭에 의해 시프트(shift)되어도 게이트(112)는 리세스 내에 형성된다. 따라서, 게이트(112)가 시프트되어도, 슬롭에 의해 리세스 외측으로 형성되지 않기 때문에 후속 공정에서 형성되는 랜딩플러그와 브릿지를 유발하는 문제를 근본적으로 해결할 수 있다.
도 3a에 도시된 바와 같이, 소자분리막(102)으로 정의되는 활성영역(104)을 포함하는 반도체 기판(100) 상에 질화막(미도시)을 형성한 후, 질화막(미도시) 상에 리세스를 정의하는 감광막 패턴(미도시)을 형성하고, 이를 식각마스크로 소자분리막(102) 및 활성영역(104)을 식각하여 리세스(미도시)를 형성한다. 그 다음, 리세스(미도시)내에 SOD막(spin on dielectric, 106)을 형성한다. 여기서 SOD막(106)은 리세스 깊이의 2/3가 매립되도록 형성하는 것이 바람직하다. 즉, SOD막(106)이 매립되지 않은 리세스 깊이의 1/3은 SOD막(106)이 매립되지 않아 리세스(미도시)의 측벽이 노출된 것이 바람직하다.
도 3b에 도시된 바와 같이, SOD막(106)을 포함하는 활성영역(104)에 고온의 열산화 공정을 수행하여 SOD막(106)이 구비된 리세스의 상부 측벽에 산화막(108)을 형성한다. 도시되어 있지는 않지만, 고온의 열산화 공정으로 인해 SOD막(106) 상부에도 산화막(108)이 형성될 수 있다. 여기서 SOD막(106)이 구비된 리세스의 상부 측벽에 산화막(108)이 형성되면서, 일부 리세스 측벽이 손실된다.
도 3c에 도시된 바와 같이, SOD막(106) 및 산화막(108)을 제거하여 리세스(110)를 형성한다. 이 과정에서, 리세스의 상부 측벽으로부터 하부측벽에는 슬롭(slope)이 형성된다. 이와 같이 리세스의 측벽에 형성된 슬롭에 의해 후속 공정의 게이트 패터닝과정에서 오정렬되어도, 게이트가 리세스 내에 패터닝되어 후속 공정에서 형성되는 랜딩플러그가 게이트와 접속되는 것을 방지할 수 있다.
도 3d에 도시된 바와 같이, 리세스(110)를 포함하는 전체 상부에 게이트용 도전물질(미도시)을 형성한 후, 게이트 마스크를 이용한 노광 및 현상 공정을 수행 하여 게이트 도전물질(미도시) 상에 감광막 패턴(미도시)을 형성한다. 그 다음, 감광막 패턴(미도시)을 식각마스크로 게이트 도전물질(미도시)을 식각하여 게이트 (112)를 정의한다. 여기서, 게이트 마스크의 오정렬로 인하여 게이트(112)가 리세스 하부와 수직한 방향으로 정확히 얼라인되지 않는 경우에도 본 발명의 리세스(110) 측벽에 형성된 슬롭에 의하여 결국, 게이트(112)은 리세스(110) 내부에 형성된다. 즉, 종래 기술과 같이 게이트 마스크가 오정렬되는 경우 게이트가 시프트되어 활성영역 상부 형성되는 것을 근본적으로 방지하여, 후속 공정에 형성되는 랜딩플러그와 접속되는 문제가 해결되도록 할 수 있다.
이어서, 게이트(112)를 포함하는 전체 상부에 스페이서용 절연물질을 도포한 후, 에치백 공정을 수행하여 게이트(112)의 측벽에 스페이서(114)가 형성되도록 한다. 이때, 게이트(112)의 측벽에 형성된 스페이서(114)는 게이트(112)에 의해 매립되지 못한 리세스를 매립하도록 형성되는 것이 바람직하다. 즉, 리세스의 일부를 매립한 게이트(112)와 리세스 내에 형성된 슬롭의 사이가 매립되도록 하여, 리세스 내부가 게이트(112)와 스페이서(114)에 의해 모두 매립되도록 한다. 이는 후속 공정에서 형성되는 랜딩플러그와 게이트(112)가 접속되는 것을 근본적으로 방지한다.
이후, 스페이서(114)가 형성된 게이트(112)를 포함하는 전체 상부에 층간절연막(116)을 형성한 후, 층간절연막(116) 상에 랜딩플러그를 정의하는 감광막 패턴(미도시)을 형성하고 이를 식각마스크로 활성영역(104)이 노출되도록 층간절연막(116)을 식각하여 랜딩플러그 홀을 형성한다. 그 다음, 랜딩플러그 홀을 포함하는 전체 상부에 도전물질을 형성한 후, 층간절연막(116)이 노출되도록 도전물질에 평탄화 식각 공정을 수행하여 랜딩플러그(118)를 형성한다.
상술한 바와 같이, 본 발명에 따른 반도체 소자의 형성 방법은 게이트가 형성되는 리세스 측벽에 슬롭을 형성함으로써, 게이트를 정의하는 게이트 마스크가 오정렬되더라도, 리세스 측벽에 형성된 슬롭 내에 게이트가 형성되도록 하여, 후속공정에서 형성되는 랜딩플러그와의 쇼트를 방지하고 반도체 소자의 불량을 감소시켜 반도체 소자의 신뢰성을 향상시키는 효과를 제공한다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 형성 방법을 나타낸 단면도.
도 2는 본 발명에 따른 반도체 소자를 나타낸 단면도.
도 3a 내지 도 3d는 본 발명에 따른 반도체 소자의 형성 방법을 나타낸 단면도.

Claims (12)

  1. 반도체 기판 내에 상부 폭보다 좁은 하부 폭을 갖으며, 측벽에 슬롭(slope)이 형성된 리세스 내에 형성된 게이트; 및
    상기 게이트의 측벽에 구비된 스페이서를 포함하는 것을 특징으로 하는 반도체 소자.
  2. 청구항 1에 있어서,
    상기 리세스의 상부 폭은 상기 리세스의 하부 폭보다 1.5배 큰 것을 특징으로 하는 반도체 소자.
  3. 청구항 1에 있어서,
    상기 스페이서는 상기 슬롭이 형성된 리세스 내에 구비되는 것을 특징으로 하는 반도체 소자.
  4. 청구항 1에 있어서,
    상기 스페이서는 상기 반도체 기판 상에 형성되는 것을 특징으로 하는 반도체 소자.
  5. 청구항 1에 있어서,
    상기 스페이서 측벽에 상기 반도체 기판과 접속되는 랜딩플러그를 더 포함하는 것을 특징으로 하는 반도체 소자.
  6. 소자분리막으로 정의되는 활성영역을 포함하는 반도체 기판 내에 제 1 리세스를 형성하는 단계;
    상기 제 1 리세스의 일부를 절연막으로 매립하는 단계;
    상기 절연막을 포함하는 전체 상부에 열산화 공정을 수행하여 상기 제 1 리세스의 측벽 상부에 산화막을 형성하는 단계;
    상기 절연막 및 상기 산화막을 제거하여 슬롭이 형성된 제 2 리세스를 형성하는 단계;
    상기 제 2 리세스에 구비된 게이트를 형성하는 단계; 및
    상기 게이트의 측벽에 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  7. 청구항 6에 있어서,
    상기 제 1 리세스를 형성하는 단계는
    상기 반도체 기판 상에 상기 제 1 리세스를 정의하는 감광막 패턴을 형성하는 단계; 및
    상기 감광막 패턴을 식각마스크로 상기 반도체 기판을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  8. 청구항 6에 있어서,
    상기 제 1 리세스의 일부를 절연막으로 매립하는 단계는
    상기 제 1 리세스의 2/3이 매립되도록 하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  9. 청구항 6에 있어서,
    상기 제 1 리세스 측벽 상부에 산화막을 형성하는 단계와 동시에
    상기 절연막 상에도 산화막이 형성되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  10. 청구항 6에 있어서,
    상기 제 1 리세스 측벽 상부에 산화막을 형성하는 단계와 동시에
    상기 제 1 리세스 측벽 상부가 손실되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  11. 청구항 10에 있어서,
    상기 제 2 리세스는 상기 제 1 리세스 측벽 상부의 손실에 의해 상기 제 2 리세스 상부 폭이 상기 제 2 리세스 하부 폭보다 1.5배 큰 것을 특징으로 하는 반도체 소자의 형성 방법.
  12. 청구항 6에 있어서,
    상기 스페이서를 형성하는 단계 이후,
    상기 스페이서를 포함하는 전체 상부에 층간절연막을 형성하는 단계;
    상기 층간절연막 상에 랜딩플러그 홀을 정의하는 감광막 패턴을 형성하는 단계;
    상기 감광막 패턴을 식각마스크로 상기 반도체 기판이 노출되도록 상기 층간절연막을 식각하는 단계; 및
    전체 상부에 도전물질을 형성하고, 상기 층간절연막이 노출되도록 평탄화 식각 공정을 수행하여 랜딩플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
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