KR20120047675A - 반도체 소자의 형성 방법 - Google Patents

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Abstract

본 발명의 반도체 소자의 형성 방법은 활성영역 및 소자분리막 내 형성된 트렌치 저부에 게이트 전극층을 형성하는 단계와, 상기 트렌치에 의해 이격되는 상기 활성영역을 식각하여 리세스를 형성하는 단계와, 상기 리세스에 도전층을 매립하여 도전층 패턴을 형성하는 단계와, 상기 도전층 패턴 상부에 연결되는 콘택플러그를 형성하는 단계를 포함하여, GIDL을 감소시키고 리텐션 타임(retention time)을 개선하며, 폴리실리콘 패턴의 농도를 증가시켜 비트라인 콘택플러그 및 저장전극 콘택플러그의 저항을 감소시킬 수 있고, 정션영역과 매립형 게이트와의 오버랩 변화도를 감소시켜 리프레쉬 변화도를 감소시킬 수 있다.

Description

반도체 소자의 형성 방법{Method for forming semiconductor device}
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 보다 자세하게는 매립형 게이트를 포함하는 반도체 소자의 형성 방법에 관한 것이다.
최근의 대부분의 전자 제품들(electronic appliances)은 반도체 장치(semiconductor devices)를 구비한다. 상기 반도체 장치는 트랜지스터, 저항 및 커패시터 등의 전자 부품(electronic element)들을 구비하며, 이들 전자 부품들은 상기 전자 제품들의 부분적 기능을 수행할 수 있도록 설계된 후, 반도체 기판 상에 집적된다. 예를 들면, 컴퓨터 또는 디지털 카메라 등의 전자 제품들은 정보 저장을 위한 메모리 칩(memory chip), 정보 제어를 위한 처리 칩(processing chip) 등의 반도체 장치들을 구비하고, 상기 메모리 칩 및 처리 칩은 반도체 기판 상에 집적된 상기 전자 부품들을 구비한다.
한편, 상기 반도체 장치들은 소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해, 점점 더 고집적화될 필요가 있다. 반도체 메모리 소자의 집적도가 높아지면서 디자인 룰(design rule)이 감소하게 되어 반도체 소자의 패턴도 미세화되고 있다. 반도체 소자의 극미세화 및 고집적화가 진행됨에 따라 메모리 용량의 증가에 비례하여 전체적인 칩(chip) 면적은 증가되고 있지만 실제로 반도체 소자의 패턴이 형성되는 셀(cell) 영역의 면적은 감소되고 있다. 따라서, 원하는 메모리 용량을 확보하기 위해서는 한정된 셀 영역 내에 보다 많은 패턴이 형성되어야만 하므로, 패턴의 선폭(critical dimension)이 감소된 미세 패턴을 형성하여야 한다.
미세 패턴을 형성하는 방법에는 노광마스크(photo mask)로서 위상반전마스크(phase shift mask)를 사용하는 방법이나, 이미지 콘트라스트를 향상시킬 수 있는 별도의 박막을 웨이퍼 상에 형성하는 씨.이.엘(contrast enhancement layer; CEL) 방법이나, 두층의 감광막 사이에 에스.오.지(spin on glass; SOG)등의 중간층을 개재시킨 삼층레지스트(Tri layer resister; 이하 TLR이라 칭함) 방법 또는 감광막의 상측에 선택적으로 실리콘을 주입시키는 실리레이션 방법 등이 있다.
한편, 반도체 소자가 고집적화될수록 채널의 길이가 짧아짐에 따라 트랜지스터의 특성을 확보하기 위해 고농도의 채널 도핑은 피할 수 없는 선택이며 이로 인한 리프레쉬 특성의 열화는 지속적으로 해결해야하는 과제이다. 이를 위해 게이트 또는 리세스 게이트 구조에서 매립형 게이트(buried gate) 구조로 변화시킴으로써 게이트가 비트라인 하부에 형성되도록 하여 게이트와 비트라인 사이의 캐패시턴스 및 비트라인의 토탈 캐패시턴스(total capacitance)를 줄일 수 있어 비트라인 캐패시턴스의 감소를 기대할 수 있는 기술로 대두되고 있다.
일반적으로 매립형 게이트는 반도체 기판을 소정 깊이 식각하여 트렌치를 형성하고 트렌치가 매립되도록 전체 상부에 게이트 메탈을 형성한 후, 트렌치 내에 소정 두께의 게이트 메탈만 남겨지도록 게이트 메탈에 에치백 공정을 수행한다. 여기서 에치백(etchback) 공정 시 에치백되는 깊이(depth)의 변화(variation)가 존재하는 경우가 발생한다.
도 1a 내지 도 1d 및 도 2a 내지 도 2d는 종래 기술에 따른 반도체 소자의 형성 방법을 나타낸 단면도이다.
도 1a에 도시된 바와 같이, 소자분리막(12)으로 정의되는 활성영역(14)을 포함하는 반도체 기판(10) 상부에 하드마스크 패턴(16)을 형성한 후, 하드마스크 패턴(16)을 식각마스크로 하여 소자분리막(12) 및 활성영역(14)을 식각하여 트렌치(18)를 형성한다.
도 1b에 도시된 바와 같이, 활성영역(14)의 트렌치(18) 표면에 게이트 산화막(19)을 형성한 후, 트렌치(18)의 저부에 게이트 전극층(20)을 형성하고, 게이트 전극층(20) 상부 및 반도체 기판(100) 상부에 캡핑 절연막(22)을 형성한다.
도 1c에 도시된 바와 같이, 활성영역(14)의 중앙부가 노출되도록 캡핑 절연막(22)을 식각한 후, 도전층을 매립하여 비트라인 콘택플러그(26)를 형성하고 그 상부에 비트라인(28)을 형성한다. 이어서, 활성영역(14)의 양단부가 노출되도록 캡핑 절연막(22)을 식각하고 도전층을 매립하여 저장전극 콘택플러그(30)를 형성한다. 이어서, 저장전극 콘택플러그(30) 상부에 저장전극(32)을 형성한다.
비트라인 콘택플러그(26) 및 저장전극 콘택플러그(30)의 형성 시 활성영역(14)의 양단부가 노출되도록 캡핑 질화막(22)을 식각하는데, 이때, 활성영역(14)이 정확히 노출되지 않는 경우를 방지하기 위하여 과도식각을 수행하면서 활성영역(14)의 상부의 일부가 손실된다. 따라서, 비트라인 콘택플러그(26) 및 저장전극 콘택플러그(30)의 저부는 활성영역(14) 내에 형성되기 때문에 비트라인 콘택플러그(26) 및 저장전극 콘택플러그(30)의 확산에 의해 도 1d의 'A'에 도시된 바와 같이 정션영역(34; junction region)은 게이트 전극층(20)과 오버랩된다. 정션영역(34)이 게이트 전극층(20)과 오버랩되는 경우 GIDL(Gate Induced Drain Leakage)가 발생하여 셀의 리텐션 타임(retention time)을 감소시켜 반도체 소자의 특성을 열화시킨다.
또한, 저장전극 콘택플러그(30) 형성 시 과도식각에 따라 활성영역(14)이 손실되는 양이 변화됨에 따라 정션영역(34)과 게이트 전극층(20)이 오버랩의 변화량도 심화되어 GIDL과 리프레쉬 변화량이 증가하는 문제가 있다.
이에 따라 저장전극 콘택플러그 형성 시 활성영역이 손실되는 문제를 해결하기 위하여 다음의 방법이 제안되었으며 이는 도 2a 내지 도 2d를 참조하여 설명한다.
도 2a에 도시된 바와 같이, 소자분리막(52)으로 정의되는 활성영역(54)을 포함하는 반도체 기판(50) 상부에 폴리실리콘층(56)을 증착한 후, 하드마스크 패턴(58)을 형성한다.
도 2b에 도시된 바와 같이, 하드마스크 패턴(58)을 마스크로 폴리실리콘층(56)을 식각하여 폴리실리콘 패턴(56a)을 형성하고, 폴리실리콘 패턴(56a)을 식각마스크로 소자분리막(52) 및 활성영역(54)을 식각하여 트렌치(60)을 형성한다. 이후, 하드마스크 패턴(58)은 제거한다.
도 2c에 도시된 바와 같이, 활성영역(54)에 형성된 트렌치(60)의 표면에 게이트 산화막(61)을 형성한 후, 트렌치(60) 저부에 게이트 전극층(62)을 형성하고, 게이트 전극층(62) 상부 및 반도체 기판(50) 상부에 캡핑 절연막(64)을 형성한다.
도 2d에 도시된 바와 같이, 활성영역(54)의 중앙부 상부에 형성된 폴리실리콘 패턴(56a)이 노출되도록 캡핑 절연막(64)을 식각한 후, 도전층을 매립하여 비트라인 콘택플러그(68)를 형성하고, 비트라인 콘택플러그(68) 상부에 비트라인(70)을 형성한다. 이어서, 활성영역(54)의 양단부 상부에 형성된 폴리실리콘 패턴(56a)이 노출되도록 캡핑 절연막(64)을 식각하고, 도전층을 매립하여 저장전극 콘택플러그(72)를 형성한다. 그리고 저장전극 콘택플러그(72) 상부에 저장전극(74)을 형성한다.
여기서, 비트라인 콘택플러그(68) 및 저장전극 콘택플러그(72)는 폴리실리콘 패턴(56a) 상부에 형성어서 활성영역(54)의 손실을 유발하지 않기 때문에 GIDL를 감소시킬 수 있다. 그러나, 폴리실리콘 패턴(56a)은 게이트 전극층(62)이 형성된 이후 형성되기 때문에 게이트 산화막(61)을 형성한 이후에 수행되는 열공정에 의해 폴리실리콘 패턴(56a)이 확산하여 정션 영역이 더 깊게 형성되는 문제가 있다. 이를 방지하기 위하여 폴리실리콘 패턴(56a)의 농도를 낮추어 형성하는 방법도 제안되었지만 이는 비트라인 콘택플러그(68) 및 저장전극 콘택플러그(72)의 콘택저항을 증가시켜 반도체 소자의 특성을 저하시킨다.
본 발명은 매립형 게이트를 포함하는 반도체 소자에서 매립형 게이트와 정션영역이 오버랩 정도의 변화가 심화되어 GIDL이 증가함에 따라 반도체 소자의 특성을 저하시키는 문제를 해결하고자 한다.
본 발명의 반도체 소자의 형성 방법은 활성영역 및 소자분리막 내 형성된 트렌치 저부에 게이트 전극층을 형성하는 단계와, 상기 트렌치가 형성되지 않은 상기 활성영역을 식각하여 리세스를 형성하는 단계와, 상기 리세스에 도전층을 매립하여 도전층 패턴을 형성하는 단계와, 상기 도전층 패턴 상부에 연결되는 콘택플러그를 형성하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 게이트 전극층을 형성하는 단계 이후 상기 트렌치가 매립되도록 캡핑 절연막을 형성하는 단계와, 상기 활성영역 표면이 노출되도록 상기 캡핑 절연막에 에치백 공정을 수행하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 캡핑 절연막은 질화막을 포함하는 것을 특징으로 한다.
그리고, 상기 리세스를 형성하는 단계는 상기 활성영역에 건식 식각을 수행하는 것을 특징으로 한다.
그리고, 상기 도전층 패턴을 형성하는 단계는 상기 리세스 상부에 도전층을 증착하는 단계와, 상기 도전층에 평탄화 식각 공정을 수행하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 콘택플러그를 형성하는 단계는 상기 활성영역의 중앙부에 형성된 상기 도전층 패턴의 상부에 비트라인 콘택플러그를 형성하는 단계와, 상기 활성영역의 양단부에 형성된 상기 도전층 패턴의 상부에 저장전극 콘택플러그를 형성하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 비트라인 콘택플러그를 형성하는 단계 이후 상기 비트라인 콘택플러그 상부에 비트라인을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 저장전극 콘택플러그를 형성하는 단계 이후 상기 저장전극 콘택플러그 상부에 저장전극을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
본 발명은 다음의 효과를 제공한다.
첫째, GIDL을 감소시키고 리텐션 타임(retention time)을 개선할 수 있다.
둘째, 폴리실리콘 패턴의 농도를 증가시켜 비트라인 콘택플러그 및 저장전극 콘택플러그의 저항을 감소시킬 수 있다.
셋째, 정션영역과 매립형 게이트와의 오버랩 변화도를 감소시켜 리프레쉬 변화도를 감소시킬 수 있다.
도 1a 내지 도 1d 및 도 2a 내지 도 2d는 종래 기술에 따른 반도체 소자의 형성 방법을 나타낸 단면도.
도 3a 내지 도 3d는 본 발명에 따른 반도체 소자의 형성 방법을 나타낸 단면도.
이하에서는 본 발명의 실시예에 따라 첨부된 도 3a 내지 도 3d를 참조하여 상세히 설명하기로 한다.
도 3a 내지 도 3d는 본 발명에 따른 반도체 소자의 형성 방법을 나타낸 단면도이다. 도 3a에 도시된 바와 같이, 소자분리막(102)으로 정의되는 활성영역(104)을 포함하는 반도체 기판(100)을 상부에 하드마스크 패턴(미도시)을 형성하고, 하드마스크 패턴(미도시)을 식각마스크로 소자분리막(102) 및 활성영역(104)을 식각하여 트렌치를 형성한다. 이어서, 활성영역(104)의 트렌치 표면에 게이트 산화막(105)을 형성한 후, 트렌치의 저부에 게이트 전극층(106)을 형성하고, 게이트 전극층(106) 상부 및 반도체 기판(100) 상부에 캡핑 절연막(108)을 형성한다. 여기서, 캡핑 절연막(108)은 질화막을 포함하는 것이 바람직하다.
도 3b에 도시된 바와 같이, 활성영역(104)이 노출되도록 캡핑 절연막(108)에 에치백(etch back) 공정을 수행한다. 이어서, 활성영역(104)의 상부를 식각하여 리세스(110)를 형성한다. 여기서, 활성영역(104)의 상부를 식각하는 공정은 건식 식각 방법으로 수행되는 것이 바람직하다.
도 3c에 도시된 바와 같이, 리세스(110)가 매립되도록 도전층을 형성한 후, 평탄화 식각공정을 수행하여 도전층 패턴(112)을 형성한다. 여기서, 도전층은 폴리실리콘을 포함하는 것을 바람직하다.
본 발명에 따른 도전층 패턴(112)은 게이트 전극층(106)이 형성된 이후 형성되기 때문에 게이트 산화막(105) 형성시 수행되는 열공정에 의해 도전층 패턴(112)이 추가로 확산되는 것을 방지할 수 있다. 이는 후속 공정에서 형성되는 정션영역과 게이트 전극층(106)과의 오버랩 정도의 변화도를 감소시킨다.
또한, 도전층 패턴(112)이 추가로 확산되지 않도록 함으로써 도전층 패턴(112)의 도핑 농도를 높일 수 있으며 이에 따라 후속 공정에 형성되는 비트라인 콘택플러그 및 저장전극 콘택플러그의 저항의 증가를 방지한다.
도 3d에 도시된 바와 같이, 캡핑 절연막(108) 및 도전층 패턴(112) 상부에 층간절연막(114)을 형성하고, 활성영역(104)의 중앙부 상부에 형성된 도전층 패턴(112)이 노출되도록 층간절연막(114)을 식각한 후 도전층을 매립하여 비트라인 콘택플러그(116)를 형성하고 비트라인 콘택플러그(116) 상부에 비트라인(118)을 형성한다. 이어서, 활성영역(104)의 양단부 상부에 형성된 도전층 패턴(112)이 노출되도록 층간절연막(114)을 식각한 후 도전층을 매립하여 저장전극 콘택플러그(120)를 형성한다. 이어서, 저장전극 콘택플러그(120) 상부에 저장전극(122)을 형성한다. 여기서, 비트라인 콘택플러그(116) 및 저장전극 콘택플러그(120)는 도전층 패턴(112) 상부에 형성되기 때문에 정션영역을 얕은 깊으로 용이하게 형성할 수 있다.
상술한 바와 같이, 본 발명은 매립형 게이트의 게이트 산화막을 형성한 후 도전층 패턴을 형성함으로써, 게이트 산화막 형성 시 수반되는 열공정에 의해 추가 확산되어 정션영역이 깊게 형성되지 않도록 하여 게이트 전극층과 정션영역의 오버랩되어 GIDL이 증가하는 문제를 방지할 수 있다. 또한, 도전층 패턴의 도핑 농도를증가시킬 수 있어 비트라인 콘택플러그 및 저장전극 콘택플러그의 저항을 감소시켜 반도체 소자의 특성을 향상시킬 수 있다.

Claims (8)

  1. 활성영역 및 소자분리막 내 형성된 트렌치 저부에 게이트 전극층을 형성하는 단계;
    상기 트렌치가 형성되지 않은 상기 활성영역을 식각하여 리세스를 형성하는 단계;
    상기 리세스에 도전층을 매립하여 도전층 패턴을 형성하는 단계; 및
    상기 도전층 패턴 상부에 연결되는 콘택플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  2. 청구항 1에 있어서,
    상기 게이트 전극층을 형성하는 단계 이후
    상기 트렌치가 매립되도록 캡핑 절연막을 형성하는 단계; 및
    상기 활성영역 표면이 노출되도록 상기 캡핑 절연막에 에치백 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  3. 청구항 2에 있어서,
    상기 캡핑 절연막은
    질화막을 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  4. 청구항 1에 있어서,
    상기 리세스를 형성하는 단계는
    상기 활성영역에 건식 식각을 수행하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  5. 청구항 1에 있어서,
    상기 도전층 패턴을 형성하는 단계는
    상기 리세스 상부에 도전층을 증착하는 단계; 및
    상기 도전층에 평탄화 식각 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  6. 청구항 1에 있어서,
    상기 콘택플러그를 형성하는 단계는
    상기 활성영역의 중앙부에 형성된 상기 도전층 패턴의 상부에 비트라인 콘택플러그를 형성하는 단계; 및
    상기 활성영역의 양단부에 형성된 상기 도전층 패턴의 상부에 저장전극 콘택플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자.
  7. 청구항 6에 있어서,
    상기 비트라인 콘택플러그를 형성하는 단계 이후
    상기 비트라인 콘택플러그 상부에 비트라인을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  8. 청구항 6에 있어서,
    상기 저장전극 콘택플러그를 형성하는 단계 이후
    상기 저장전극 콘택플러그 상부에 저장전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
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KR1020100109367A KR20120047675A (ko) 2010-11-04 2010-11-04 반도체 소자의 형성 방법

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* Cited by examiner, † Cited by third party
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KR20160023184A (ko) * 2014-08-21 2016-03-03 에스케이하이닉스 주식회사 패싱 게이트를 갖는 반도체 장치 및 그 제조 방법

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KR20160023184A (ko) * 2014-08-21 2016-03-03 에스케이하이닉스 주식회사 패싱 게이트를 갖는 반도체 장치 및 그 제조 방법

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