KR20110101678A - 반도체 소자 및 그의 형성 방법 - Google Patents

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Abstract

본 발명의 반도체 소자는 소자분리막으로 정의되는 활성영역을 포함하는 반도체 기판과, 상기 반도체 기판 상에 구비되고, 동일 라인에서 제 1 폭 및 제 2 폭으로 이격되는 라인타입의 층간절연막과, 상기 제 1 폭으로 이격된 상기 층간절연막 측벽에 형성되고, 상기 제 2 폭으로 이격된 상기 층간절연막 사이에 매립된 스페이서를 포함하여, 저장전극 콘택과 활성영역이 접속되는 면적을 효과적으로 증가시키고, 비트라인의 전체적인 단면을 증가시켜 비트라인 저항을 감소시켜 반도체 소자의 특성을 향상시킬 수 있는 효과를 제공한다.

Description

반도체 소자 및 그의 형성 방법{Semiconductor device and method for forming the same}
본 발명은 반도체 소자 및 그의 형성 방법에 관한 것으로, 보다 자세하게는 저장전극 콘택과 활성영역의 마진을 확보하며, 이웃하는 저장전극 콘택이 브릿지 되는 것을 방지할 수 있는 반도체 소자 및 그의 형성 방법에 관한 것이다.
최근의 대부분의 전자 제품들(electronic appliances)은 반도체 장치(semiconductor devices)를 구비한다. 상기 반도체 장치는 트랜지스터, 저항 및 커패시터 등의 전자 부품(electronic element)들을 구비하며, 이들 전자 부품들은 상기 전자 제품들의 부분적 기능을 수행할 수 있도록 설계된 후, 반도체 기판 상에 집적된다. 예를 들면, 컴퓨터 또는 디지털 카메라 등의 전자 제품들은 정보 저장을 위한 메모리 칩(memory chip), 정보 제어를 위한 처리 칩(processing chip) 등의 반도체 장치들을 구비하고, 상기 메모리 칩 및 처리 칩은 반도체 기판 상에 집적된 상기 전자 부품들을 구비한다.
한편, 상기 반도체 장치들은 소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해, 점점 더 고집적화될 필요가 있다. 반도체 메모리 소자의 집적도가 높아지면서 디자인 룰(design rule)이 감소하게 되어 반도체 소자의 패턴도 미세화되고 있다. 반도체 소자의 극미세화 및 고집적화가 진행됨에 따라 메모리 용량의 증가에 비례하여 전체적인 칩(chip) 면적은 증가되고 있지만 실제로 반도체 소자의 패턴이 형성되는 셀(cell) 영역의 면적은 감소되고 있다. 따라서, 원하는 메모리 용량을 확보하기 위해서는 한정된 셀 영역 내에 보다 많은 패턴이 형성되어야만 하므로, 패턴의 선폭(critical dimension)이 감소된 미세 패턴을 형성하여야 한다.
미세 패턴을 형성하는 방법에는 노광마스크(photo mask)로서 위상반전마스크(phase shift mask)를 사용하는 방법이나, 이미지 콘트라스트를 향상시킬 수 있는 별도의 박막을 웨이퍼 상에 형성하는 씨.이.엘(contrast enhancement layer; CEL) 방법이나, 두층의 감광막 사이에 에스.오.지(spin on glass; SOG)등의 중간층을 개재시킨 삼층레지스트(Tri layer resister; 이하 TLR이라 칭함) 방법 또는 감광막의 상측에 선택적으로 실리콘을 주입시키는 실리레이션 방법 등이 개발되어 분해능 한계치를 낮추고 있다.
한편, 상하의 도전배선을 연결하는 콘택은 라인/스페이스 패턴에 비해 디자인룰에 큰 영향을 받게 된다. 즉, 소자가 고집적화 되어감에 따라 자체의 크기와 주변배선과의 간격이 감소함에 따라 콘택의 지름과 깊이의 비인 에스팩트비(aspect ratio)가 증가하게 되어 콘택을 형성하는 공정은 점차 고집적화되는 반도체 소자의 형성 방법에서 중요하다. 따라서, 다층의 도전배선을 구비하는 고집적 반도체소자에서는 콘택 형성 공정에서 마스크들간의 정확하고 엄격한 정렬이 요구되어 공정여유도가 감소되거나, 여유없이 공정을 진행하여야하는 어려움이 있다.
특히, 매립형 게이트를 포함하는 반도체 소자에 있어서 고집적화로 저장전극 콘택과 활성영역이 접속되는 면적이 감소하여 콘택 저항이 증가되고 마진을 확보하기 위하여 여러가지 방법이 제안되고 있는데, 대표적으로는 저장전극 콘택을 형성한 후 습식 식각을 수행하여 저장전극 콘택홀의 폭을 확장시키는 방법이 있다. 그러나, 습식 에천트(wet etchant)에 의해 저장정극 콘택간 분리막이 손상받을 수 있어 저장전극 콘택간 브릿지가 유발될 수 있는 문제가 있다.
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 형성 방법을 나타낸 단면도이다.
도 1a에 도시된 바와 같이, 소자분리막(12)으로 정의되는 활성영역(14)이 형성된 반도체 기판(10)에 매립형 게이트 예정영역(미도시)을 형성한다. 이어서, 전체 표면에 산화막을 증착한 후, 산화막을 포함하는 전체 표면에 게이트 전극(16)을 증착시킨다. 이때, 게이트 전극(16)은 매립형 게이트 예정 영역(미도시)이 매립되도록 증착된다. 그 다음, 전체 상부에 층간절연막(18)을 형성하고 비트라인 콘택 예정 영역(미도시)을 정의하는 감광막 패턴(미도시)을 식각마스크로 하여 활성영역(14)이 노출되도록 층간절연막(18)을 식각한다. 이어서, 층간절연막(18) 측벽에 비트라인 콘택용 스페이서(20)를 형성하고, 비트라인 콘택 예정 영역(미도시)을 포함하는 전체 표면에 폴리실리콘층(28)을 증착하여 비트라인 콘택(22)을 형성한다.
도 1b에 도시된 바와 같이, 비트라인 콘택(22)을 포함하는 전체 상부에 비트라인 전극(24) 및 하드마스크층(26)을 형성한다. 이어서, 비트라인을 정의하는 감광막 패턴(미도시)을 식각마스크로 패터닝하여 비트라인을 형성한다. 이어서, 비트라인을 포함하는 전체 상부에 층간절연막(미도시)을 형성한 후, 저장전극 콘택홀을 정의하는 감광막 패턴(미도시)을 식각마스크로 층간절연막(미도시)을 식각하여, 저장전극 콘택홀(28)을 형성한다. 여기서, 활성영역과 저장전극 콘택의 오버랩 마진을 확보하기 위하여 저장전극 콘택홀(28)을 형성한 후 습식 식각을 수행하여 저장전극 콘택홀(28)의 하부를 확장시킨다. 이때, 습식 식각을 수행하는 동안 과도식각되는 경우 층간절연막(18)이 식각되어 'A'와 같이 저자전극 콘택홀(28)이 브릿지되는 문제가 발생한다.
본 발명은 고집적화로 인해 저장전극 콘택과 활성영역이 접속되는 면적이 감소하여 저장전극 콘택의 저항이 증가하여 반도체 소자를 열화시키는 문제를 해결하고자 한다.
본 발명의 반도체 소자는 소자분리막으로 정의되는 활성영역을 포함하는 반도체 기판과, 상기 반도체 기판 상에 구비되고, 동일 라인에서 제 1 폭 및 제 2 폭으로 이격되는 라인타입의 층간절연막과, 상기 제 1 폭으로 이격된 상기 층간절연막 측벽에 형성되고, 상기 제 2 폭으로 이격된 상기 층간절연막 사이에 매립된 스페이서를 포함하는 것을 특징으로 한다.
이때, 상기 제 1 폭으로 이격된 영역은 상기 활성영역과 접속되는 것을 특징으로 한다.
그리고, 상기 제 2 폭으로 이격된 영역은 상기 소자분리막과 접속되는 것을 특징으로 한다.
그리고, 상기 제 1 폭은 상기 제 2 폭보다 큰 것을 특징으로 한다.
그리고, 상기 스페이서는 질화막을 포함하는 것을 특징으로 한다.
그리고, 상기 반도체 기판 내에 구비된 매립형 게이트를 더 포함하는 것을 특징으로 한다.
그리고, 상기 제 1 폭으로 이격된 상기 층간절연막 측벽에 형성된 스페이서 사이에 매립된 비트라인 콘택을 더 포함하는 것을 특징으로 한다.
그리고, 상기 비트라인 콘택과 접속되는 비트라인을 더 포함하는 것을 특징으로 한다.
본 발명에 따른 반도체 소자의 형성 방법은 반도체 기판 내에 소자분리막으로 정의되는 활성영역을 형성하는 단계와, 동일 라인에서 제 1 폭 및 제 2 폭으로 이격되는 라인타입의 층간절연막을 상기 반도체 기판 상에 형성하는 단계와, 상기 제 1 폭으로 이격된 상기 층간절연막 측벽에 형성되고, 상기 제 2 폭으로 이격된 상기 층간절연막 사이에 매립된 스페이서를 형성하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 활성영역을 형성하는 단계 이후 매립형 게이트를 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 제 1 폭 및 상기 제 2 폭으로 이격되는 라인타입의 층간절연막을 형성하는 단계는 상기 반도체 기판 상부에 층간절연막을 형성하는 단계와, 상기 층간절연막 상부에 동일 라인에서 상기 활성영역과 접속되어 상기 제 1 폭으로 이격되며, 상기 소자분리막과 접속되어 상기 제 2 폭으로 이격되는 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴을 식각마스크로 상기 층간절연막을 식각하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 감광막 패턴을 식각마스크로 상기 층간절연막을 식각하는 단계는 도그 본 형태의 비트라인 콘택 영역을 정의하는 것을 특징으로 한다.
그리고, 상기 제 1 폭은 상기 제 2 폭보다 크게 형성하는 것을 특징으로 한다.
그리고, 상기 스페이서를 형성하는 단계는 질화막으로 형성하는 것을 특징으로 한다.
그리고, 상기 스페이서를 형성하는 단계 이후 상기 제 1 폭으로 이격된 상기 층간절연막 측벽에 형성된 스페이서 사이에 폴리실리콘층을 매립하여 비트라인 콘택을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 비트라인 콘택을 형성하는 단계 이후 상기 비트라인 콘택과 접속되는 비트라인을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 비트라인을 형성하는 단계 이후 상기 활성영역과 접속되는 저장전극 콘택홀을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 저장전극 콘택홀을 형성하는 단계 이후 상기 저장전극 콘택홀에 습식식각을 수행하는 단계를 더 포함하는 것을 특징으로 한다.
본 발명은 저장전극 콘택과 활성영역이 접속되는 면적을 효과적으로 증가시키고, 비트라인의 전체적인 단면을 증가시켜 비트라인 저항을 감소시켜 반도체 소자의 특성을 향상시킬 수 있는 효과를 제공한다.
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 형성 방법을 나타낸 단면도.
도 2는 본 발명에 따른 반도체 소자를 나타낸 단면도.
도 3a 및 도 3b는 본 발명에 따른 반도체 소자의 형성 방법을 나타낸 단면도.
이하에서는 본 발명의 실시예에 따라 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 2는 본 발명에 따른 반도체 소자를 나타낸 단면도이고, 도 3a 및 도 3b는 본 발명에 따른 반도체 소자의 형성 방법을 나타낸 단면도이다.
도 2에 도시된 바와 같이, 본 발명에 따른 반도체 소자는 소자분리막(102)에 의해 정의되는 활성영역(104)을 포함하는 반도체 기판(100)상에 제 1 폭(W1) 및 제 2 폭(W2)으로 이격된 층간절연막(108)과, 제 1 폭(W1)으로 이격된 층간절연막(108) 측벽에 형성되고 제 2 폭(W2)으로 이격된 층간절연막(108) 사이를 매립하는 비트라인 콘택용 스페이서(110)를 포함한다. 그리고, 제 1 폭(W1)으로 이격된 층간절연막(108) 측벽에 형성된 비트라인 콘택용 스페이서(110) 사이에 매립된 폴리실리콘으로 정의되는 비트라인 콘택(112)과, 비트라인 콘택(112)과 접속되는 비트라인, 활성영역(104)과 접속되는 저장전극 콘택 예정 영역(118)을 포함한다. 여기서, 저장전극 콘택 예정 영역(118)은 제 2 폭(W2)을 갖는 패턴에 매립된 비트라인 콘택용 스페이서(110)에 의해 이격되어 저장전극 콘택 예정 영역(118)을 확장시키기 위하여 습식 세정을 수행하는 경우에도 비트라인 콘택용 스페이서(110)에 의해 과도식각되지 않아 이웃하는 저장전극 콘택 예정 영역(118)사이에 브릿지되는 것을 방지할 수 있다.
도 3a에 도시된 바와 같이, 소자분리막(102)으로 정의되는 활성영역(104)이 형성된 반도체 기판(100)에 매립형 게이트 예정영역(미도시)을 형성한다. 이어서, 전체 표면에 산화막을 증착한 후, 산화막을 포함하는 전체 표면에 게이트 전극(106)을 증착시킨다. 이때, 게이트 전극(106)은 매립형 게이트 예정 영역(미도시)이 매립되도록 증착된다.
그 다음, 전체 상부에 층간절연막(108)을 형성하고 비트라인 콘택 예정 영역(미도시)을 정의하는 감광막 패턴(미도시)을 식각마스크로 하여 활성영역(104)이 노출되도록 층간절연막(108)을 식각한다. 이때, 비트라인 콘택 예정 영역은 라인 타입으로 형성되는 것이 바람직하다. 보다 구체적으로는 도그본(Dog bone) 형태의 라인 타입인 것이 바람직하다. 여기서, 도그 본 형태는 제 1 폭(W1)을 갖는 패턴과 제 1 폭(W1)보다 작은 폭을 갖는 제 2 폭(W2,W2<W1)을 갖는 패턴이 연속 배열된 형태를 의미하는데 제 1 폭(W1)을 갖는 패턴은 활성영역과 접속되도록 구비되는 것이 바람직하고, 제 2 폭(W2)을 갖는 패턴은 소자분리막과 접속되도록 구비되는 것이 바람직하다.
그 다음, 층간절연막(108)을 포함하는 상부에 비트라인 콘택용 스페이서(110)를 형성한다. 이때, 비트라인 콘택용 스페이서(110)는 질화막인 것이 바람직하다. 여기서, 비트라인 콘택용 스페이서(110)는 제 1 폭(W1)으로 이격된 층간절연막(108)에 형성되는 경우에는 층간절연막(108)의 측벽에만 형성되는 것이 바람직하고, 제 2 폭(W2)으로 이격된 층간절연막(108)에 형성되는 경우에는 제 2 폭(W2)으로 이격된 부분에 전체적으로 매립되는 것이 바람직하다. 즉, 제 2 폭(W2)은 제 1 폭(W1)보다 작기 때문에 비트라인 콘택용 스페이서(110)에 의해 제 2 폭(W2)이 모두 매립되는 것이 바람직하다. 이어서, 스페이서 식각을 통하여 활성영역(104)이 노출되도록 비트라인 콘택용 스페이서(110)를 식각한다. 스페이서 식각 공정을 통하여 반도체 기판 상부에 남아있는 비트라인 콘택용 스페이서(110)만이 제거되는 것이 바람직하다. 즉, 제 1 폭(W1)으로 이격된 층간절연막(108)에 형성되는 비트라인 콘택용 스페이서(110)의 경우에는 비트라인 콘택용 스페이서(110)가 층간절연막(108)의 측벽에만 남아있는 것이 바람직하고, 제 2 폭(W2)으로 이격된 층간절연막(108)에 형성되는 비트라인 콘택용 스페이서(110)가 상부만 일부 식각되어 'B'와 같이 매립되어 있는 것이 바람직하다. 이후, 비트라인 콘택 예정 영역(미도시)을 포함하는 전체 표면에 폴리실리콘층을 증착한 후, 평탄화 식각 공정을 수행하여 비트라인 콘택(112)을 형성한다.
도 3b에 도시된 바와 같이, 비트라인 콘택(112)을 포함하는 전체 상부에 비트라인 전극(114) 및 하드마스크층(116)을 형성한다. 이어서, 비트라인을 정의하는 감광막 패턴(미도시)을 식각마스크로 패터닝하여 비트라인을 형성한다. 이어서, 비트라인을 포함하는 전체 상부에 층간절연막(미도시)을 형성한 후, 저장전극 콘택홀을 정의하는 감광막 패턴(미도시)을 식각마스크로 층간절연막(미도시)을 식각하여, 저장전극 콘택홀(118)을 형성한다. 그리고, 활성영역과 저장전극 콘택의 오버랩 마진을 확보하기 위하여 습식 식각을 수행하여 저장전극 콘택홀(118)의 하부를 확장시킨다. 본 발명에서는 활성영역과 저장전극 콘택의 오버랩 마진을 확보하기 위하여 습식 식각을 수행하더라도, 라인타입의 비트라인 콘택 예정 영역에 매립되어 있는 비트라인 콘택용 스페이서(110)에 의해 이웃하는 저장전극 콘택이 브릿지되는 것을 근본적으로 방지할 수 있다.
상술한 바와 같이 본 발명은 매립형 게이트를 포함하는 반도체 소자의 형성에 있어서, 저장전극 콘택 시 활성영역과 저장전극 콘택의 오버랩 마진을 향상시키기 위하여 습식식각을 수행하는 경우에도 라인타입으로 형성된 비트라인 콘택 예정영역에 매립된 비트라인용 스페이서에 의해 과도식각되지 않아 이웃하는 저장전극 콘택이 브릿지되는 문제를 근본적으로 방지할 수 있는 효과를 제공한다.

Claims (18)

  1. 소자분리막으로 정의되는 활성영역을 포함하는 반도체 기판;
    상기 반도체 기판 상에 구비되고, 동일 라인에서 제 1 폭 및 제 2 폭으로 이격되는 라인타입의 층간절연막; 및
    상기 제 1 폭으로 이격된 상기 층간절연막 측벽에 형성되고, 상기 제 2 폭으로 이격된 상기 층간절연막 사이에 매립된 스페이서를 포함하는 것을 특징으로 하는 반도체 소자.
  2. 청구항 1에 있어서,
    상기 제 1 폭으로 이격된 영역은
    상기 활성영역과 접속되는 것을 특징으로 하는 반도체 소자.
  3. 청구항 1에 있어서,
    상기 제 2 폭으로 이격된 영역은
    상기 소자분리막과 접속되는 것을 특징으로 하는 반도체 소자.
  4. 청구항 1에 있어서,
    상기 제 1 폭은 상기 제 2 폭보다 큰 것을 특징으로 하는 반도체 소자.
  5. 청구항 1에 있어서,
    상기 스페이서는
    질화막을 포함하는 것을 특징으로 하는 반도체 소자.
  6. 청구항 1에 있어서,
    상기 반도체 기판 내에 구비된 매립형 게이트를 더 포함하는 것을 특징으로 하는 반도체 소자.
  7. 청구항 1에 있어서,
    상기 제 1 폭으로 이격된 상기 층간절연막 측벽에 형성된 스페이서 사이에 매립된 비트라인 콘택을 더 포함하는 것을 특징으로 하는 반도체 소자.
  8. 청구항 1에 있어서,
    상기 비트라인 콘택과 접속되는 비트라인을 더 포함하는 것을 특징으로 하는반도체 소자.
  9. 반도체 기판 내에 소자분리막으로 정의되는 활성영역을 형성하는 단계;
    동일 라인에서 제 1 폭 및 제 2 폭으로 이격되는 라인타입의 층간절연막을 상기 반도체 기판 상에 형성하는 단계; 및
    상기 제 1 폭으로 이격된 상기 층간절연막 측벽에 형성되고, 상기 제 2 폭으로 이격된 상기 층간절연막 사이에 매립된 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  10. 청구항 9에 있어서,
    상기 활성영역을 형성하는 단계 이후
    매립형 게이트를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  11. 청구항 9에 있어서,
    상기 제 1 폭 및 상기 제 2 폭으로 이격되는 라인타입의 층간절연막을 형성하는 단계는
    상기 반도체 기판 상부에 층간절연막을 형성하는 단계;
    상기 층간절연막 상부에 동일 라인에서 상기 활성영역과 접속되어 상기 제 1 폭으로 이격되며, 상기 소자분리막과 접속되어 상기 제 2 폭으로 이격되는 감광막 패턴을 형성하는 단계; 및
    상기 감광막 패턴을 식각마스크로 상기 층간절연막을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  12. 청구항 11에 있어서,
    상기 감광막 패턴을 식각마스크로 상기 층간절연막을 식각하는 단계는
    도그 본 형태의 비트라인 콘택 영역을 정의하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  13. 청구항 9에 있어서,
    상기 제 1 폭은 상기 제 2 폭보다 크게 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  14. 청구항 9에 있어서,
    상기 스페이서를 형성하는 단계는
    질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  15. 청구항 9에 있어서,
    상기 스페이서를 형성하는 단계 이후
    상기 제 1 폭으로 이격된 상기 층간절연막 측벽에 형성된 스페이서 사이에 폴리실리콘층을 매립하여 비트라인 콘택을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  16. 청구항 15에 있어서,
    상기 비트라인 콘택을 형성하는 단계 이후
    상기 비트라인 콘택과 접속되는 비트라인을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  17. 청구항 16에 있어서,
    상기 비트라인을 형성하는 단계 이후
    상기 활성영역과 접속되는 저장전극 콘택홀을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  18. 청구항 17에 있어서,
    상기 저장전극 콘택홀을 형성하는 단계 이후
    상기 저장전극 콘택홀에 습식식각을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
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