KR20110077380A - 반도체 소자의 제조 방법 - Google Patents

반도체 소자의 제조 방법 Download PDF

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Abstract

반도체 소자의 제조 방법이 제공된다. 반도체 소자의 제조 방법은 반도체 기판 상에 게이트를 형성하는 단계, 상기 게이트에 인접하는 반도체 기판에 소스/드레인을 형성하는 단계, 상기 게이트 측벽에 스페이서를 형성하는 단계, 상기 스페이서가 형성된 반도체 기판 상에 층간 절연막을 형성하는 단계, 버팅 콘택을 형성할 영역 내에 적어도 서로 이격하는 2개의 개구부들 갖는 포토레지스트 패턴을 형성하는 단계, 상기 포토레지스트 패턴을 마스크로 이용하여 상기 층간 절연막을 식각하여 상기 스택 게이트 상부 일부 및 소스/드레인 영역 일부만을 노출시키는 버팅 콘택홀을 형성하는 단계, 및 상기 버팅 콘택 홀을 금속 물질로 매립하여 상기 스택 게이트 상부와 소스/드레인 영역을 브릿지시키는 버팅 콘택을 형성하는 단계를 포함하며, 상기 버팅 콘택을 형성할 영역은 상기 스택 게이트 상부 일부, 이와 인접하는 스페이서와 소스/드레인 영역 일부에 상응하는 영역이다.
버팅 콘택, 리플로우(reflow), 포토레지스트.

Description

반도체 소자의 제조 방법{Method of manufacturing a semiconductor device}
본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는 버팅 콘택 형성 방법에 관한 것이다.
반도체 장치가 고집적화에 따라 미세 패턴의 형성이 요구되며 금속 배선의 폭(width)뿐만 아니라 금속 배선과 금속 배선 사이의 간격(space)도 감소한다. 특히, 반도체 기판 내에 형성되는 고립된 활성 소자 영역들을 고전도성 박막을 사용하여 연결시키는 콘택(contact)을 형성하기 위해서는 공정상 마진(margin)이 필요하여 반도체 소자의 구성에 있어서 큰 면적을 차지한다. 따라서, DRAM이나 SRAM과 같은 메모리 소자에 있어서 콘택은 소자의 크기를 결정하는 주요 요인으로 작용한다.
콘택은 역할에 따라 셀프얼라인(self-align), 버팅 콘택(butting contact) 등이 있다. 버팅 콘택은 소스 또는 드레인(source or drain)과 게이트 폴리(gate poly)를 연결하는 역할을 한다. 버팅 콘택용 콘택홀을 형성하기 위한 식각 공정시 마진 부족에 기인한 과식각(over etch)으로 스페이서(spacer) 및 실리콘(Si)의 손실이 발생하고, 이로 인하여 전류 누설이 발생될 수 있다.
도 1은 일반적인 버팅 콘택 형성에 의한 게이트 폴리 손실을 나타내는 반도체 소자의 단면도를 나타낸다. 도 1을 참조하면, 반도체 소자는 반도체 기판(110) 상에 적층된 게이트 산화막(115)과 게이트 폴리(120) 적층된 게이트, 게이트 측벽에 형성되는 스페이서(125), 및 스페이서(125)에 인접한 반도체 기판(110)에 형성되는 소스/드레인(130), 그 위에 형성되는 층간 절연막(135)과 버팅 콘택(140)을 포함한다.
버팅 콘택용 콘택 홀을 형성하기 위한 식각 공정시 공정 마진 부족으로 인하여 스페이서(125)가 과식각되어 손실되면서 전류 누설이 유발될 수 있다.
본 발명이 이루고자 하는 기술적 과제는 버팅 콘택 형성시 스페이서에 대한 손실을 방지할 수 있는 반도체 소자의 제조 방법을 제공하는데 있다.
상기와 같은 과제를 달성하기 위한 본 발명의 실시 예에 따른 반도체 소자의 제조 방법은 반도체 기판 상에 게이트를 형성하는 단계, 상기 게이트에 인접하는 반도체 기판에 소스/드레인을 형성하는 단계, 상기 게이트 측벽에 스페이서를 형성하는 단계, 상기 스페이서가 형성된 반도체 기판 상에 층간 절연막을 형성하는 단계, 버팅 콘택을 형성할 영역 내에 적어도 서로 이격하는 2개의 개구부들 갖는 포토레지스트 패턴을 형성하는 단계, 상기 포토레지스트 패턴을 마스크로 이용하여 상기 층간 절연막을 식각하여 상기 스택 게이트 상부 일부 및 소스/드레인 영역 일 부만을 노출시키는 버팅 콘택홀을 형성하는 단계, 및 상기 버팅 콘택 홀을 금속 물질로 매립하여 상기 스택 게이트 상부와 소스/드레인 영역을 브릿지(bridge)시키는 버팅 콘택을 형성하는 단계를 포함하며, 상기 버팅 콘택을 형성할 영역은 상기 스택 게이트 상부 일부, 이와 인접하는 스페이서와 소스/드레인 영역 일부에 상응하는 영역이다.
상기와 같은 과제를 달성하기 위한 본 발명의 다른 실시 예에 따른 반도체 소자의 제조 방법은 반도체 기판 상에 게이트를 형성하는 단계, 상기 게이트에 인접하는 반도체 기판에 소스/드레인을 형성하는 단계, 상기 게이트 측벽에 스페이서를 형성하는 단계, 상기 스페이서가 형성된 반도체 기판 상에 층간 절연막을 형성하는 단계, 상기 게이트 폴리의 상부 표면과 소스/드레인 영역 각각을 노출하는 서로 이격되는 콘택홀들을 형성하는 단계, 상기 서로 이격되는 콘택홀들에 포토레지스트를 매립하는 단계, 상기 서로 이격되는 콘택홀들에 매립된 포토레지스트 및 층간 절연막을 식각하여 층간 절연막 내에 트랜치를 형성하는 단계, 상기 트랜치 형성 후 잔류하는 포토레지스트를 제거하는 단계, 및 상기 트랜치 및 서로 이격되는 콘택홀들에 금속 물질을 매립하여 게이트 폴리 및 소스/드레인 영역을 브릿지(bridge)시키는 듀얼 다마신(dual damascene) 형태의 버팅 콘택을 형성하는 단계를 포함한다.
본 발명의 실시 예에 따른 반도체 소자의 제조 방법은 버팅 콘택 형성시 스페이서에 대한 손실을 방지하여 버팅 콘택에 의한 누설(leakage) 발생을 방지할 수 있는 효과가 있다.
이하, 본 발명의 기술적 과제 및 특징들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 본 발명을 구체적으로 살펴보면 다음과 같다.
도 2a 내지 도 2d는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 나타낸다.
먼저 도 2a에 도시된 바와 같이, 반도체 기판(210) 상에 스택 게이트(220)를 형성한다. 예컨대, 반도체 기판(210) 상에 산화막(oxide film) 및 폴리 실리콘(polysilicon)을 순차적으로 형성한 후 포토리쏘그라피(photolithography) 공정 및 식각 공정을 수행하여 게이트 산화막(212)과 게이트 폴리(214)가 적층된 스택 게이트(220)를 형성할 수 있다.
스택 게이트(220)에 인접하는 반도체 기판(210) 내에 불순물을 임플란트하여 소스/드레인(230)을 형성한다. 그리고 스택 게이트(220) 측벽에 스페이서(225)를 형성한다. 이때 스페이서(225)는 질화막과 산화막이 적층된 구조일 수 있다. 예컨대. 스택 게이트(220)가 형성된 반도체 기판(210) 상에 질화막 및 산화막을 순차적으로 증착하고, 에치백 공정을 수행하여 스택 게이트(220) 측벽에 스페이서(225)를 형성할 수 있다.
스택 게이트(220) 및 소스/드레인(230)이 형성된 반도체 기판(210) 상에 층간 절연막(240)을 형성한다.
포토리쏘그라피 공정을 수행하여 층간 절연막(240) 상에 버팅 콘택을 형성할 영역 내에 적어도 서로 이격하는 2개의 개구부들 갖는 포토레지스트 패턴(252,254,256)을 형성한다. 이때 서로 이격하는 2개의 개구부들 사이의 층간 절연막 상에 형성되는 제1 포토레지스트(254)는 층간 절연막(240)의 다른 영역 상에 형성되는 제2 포토레지스트(252,256)보다 작게 형성된다. 즉 제1 포토레지스트(254)와 제2 포토레지스트(252,256) 사이에는 단차가 존재한다. 여기서 버팅 콘택을 형성할 영역은 스택 게이트(220) 상부 일부, 이와 인접하는 스페이서(225)와 소스/드레인 영역(230) 일부에 상응하는 영역이다.
일반적인 버팅 콘택을 위한 포토레지스트 패턴의 제1 개구부는 스택 게이트(220)의 상부의 일부와, 이에 인접하는 스페이서 및 소스/드레인의 일부에 해당하는 영역(A)을 노출시킨다. 그리고 일반적인 버팅 콘택(butting contact)을 형성할 영역(A)을 노출시키는 제1 개구부를 갖는 포토레지스트 패턴을 형성하기 위한 디자인 룰(design rule)을 제1 디자인 룰이라고 가정한다.
본 발명의 실시 예에 따른 포토레지스트 패턴은 버팅 콘택(butting contact)을 형성할 영역(A) 내에 서로 이격하는 적어도 2개의 개구부들(247,258)을 갖는다. 여기서 제2 개구부들(247, 258)은 제1 개구부보다 작다.
제1 디자인 룰보다 작은 제2 디자인 룰에 따라 형성된 포토레지스트 패턴은 제1 개구부를 형성하기 위한 제2 포토레지스트(252,256) 및 제1 개구부 내에 형성되는 제1 포토레지스트(254)를 포함한다. 제1 포토레지스트(254)는 적어도 2개의 개구부들(247,258) 사이에 형성된다.
이때 제1 포토레지스트(254)는 제2 포토레지스트(252,254)보다 작게 형성된다. 이는 버팅 콘택을 형성할 영역 내에 서로 이격하는 적어도 2개의 개구부들을 형성하기 위하여 제1 디자인 룰보다 축소된 제2 디자인 룰에 따라 포토레지스트를 패터닝하므로 노광시 빛의 간섭이 발생하기 때문이다. 따라서 제2 포토레지스트(252,256)와 제1 포토레지스트(254) 사이에는 단차가 존재한다.
다음으로 도 2b에 도시된 바와 같이, 리플로우 공정(thermal reflow process)을 수행하여 층간 절연막(240) 상에 형성된 포토레지스트 패턴(252,254,256)을 리플로우시킨다. 리플로우된 제1 포토레지스트(254-1)와 제2 포토레지스트(252-1,256-1) 사이의 단차는 증가한다.
다음으로 도 2c에 도시된 바와 같이, 리플로우된 포토레지스트 패턴(252-1,254-1,256-1)을 마스크로 이용하여 층간 절연막(240)을 식각하여 스택 게이트(220) 상부 일부 및 소스/드레인 영역(230) 일부만을 노출시키는 버팅 콘택홀(282, 284)을 형성한다. 이때 리플로우된 포토레지스트 패턴(252-1,254-1,256-1)과 층간 절연막(240) 사이의 식각 선택비는 1:1~1:5일 수 있다.
이때 제1 포토레지스트(254)는 제2 포토레지스트(252,256)보다 얇기 때문에 버팅 콘택홀 형성을 위한 식각 공정시 제1 포토레지스트(254)는 제거되고, 그 하부의 층간 절연막(230)은 일부 식각되고 잔류하며, 잔류하는 층간 절연막 부분(270)은 스페이서(225)를 감싼다.
다음으로 도 2d에 도시된 바와 같이, 애싱(ashing) 공정을 수행하여 식각 후 잔류하는 포토레지스트 패턴(262-2, 266-2)을 제거한다. 그리고 버팅 콘택 홀(283,284)을 금속 물질로 매립하여 스택 게이트(220) 상부와 소스/드레인 영역(230)을 브릿지(bridge)시키는 버팅 콘택(290)을 형성한다. 그리고 버팅 콘택(290)과 연결되는 금속 배선(295)을 층간 절연막(240) 상에 형성한다.
도 3a 내지 도 3e는 본 발명의 다른 실시 예에 따른 반도체 소자의 제조 방법을 나타낸다.
먼저 도 3a에 도시된 바와 같이, 반도체 기판(310) 상에 게이트 산화막(312)과 게이트 폴리(314)가 적층된 스택 게이트(320)를 형성한다. 스택 게이트(320)에 인접하는 반도체 기판(310) 내에 소스/드레인(330)을 형성한다. 그리고 스택 게이트(320) 측벽에 스페이서(325)를 형성한다. 스택 게이트(320) 및 소스/드레인(330)이 형성된 반도체 기판(310) 상에 층간 절연막(340)을 형성한다.
그리고 게이트 폴리(314)의 상부 표면과 소스/드레인 영역(330) 각각을 노출하는 서로 이격되는 콘택홀들(342,344)을 형성한다.
다음으로 도 3b에 도시된 바와 같이, 서로 이격되는 콘택홀들(342,344)에 포토레지스트(352,354)를 매립한다. 예컨대, 리플로우(reflow)된 포토레지스트, 예컨대, 노볼락(novolac)을 콘택홀들(342,344)에 매립할 수 있다.
다음으로 도 3c에 도시된 바와 같이, 서로 이격되는 콘택홀들(342,344)에 매립된 포토레지스트(예컨대, 노볼락(352,354)) 및 층간 절연막(340)을 식각하여 층간 절연막(340) 내에 트랜치(360)를 형성한다.
예컨대, 서로 이격되는 콘택홀들(342,344)에 매립된 노볼락(352,354) 및 그 사이의 층간 절연막(340)을 노출하는 포토레지스트 패턴(미도시)을 형성하고, 포토 레지스트 패턴을 마스크로 이용하여 노볼락(352,354) 및 층간 절연막(340)을 식각하여 게이트 폴리(314) 및 스페이서(325)를 노출시키지 않는 트랜치(360)를 형성할 수 있다.
다음으로 도 3d에 도시된 바와 같이, 트랜치 형성 후 잔류하는 포토레지스트(352-1,354-1) 및 포토레지스트 패턴을 제거한다. 그리고 트랜치(360) 및 서로 이격되는 콘택홀들에 금속 물질(예컨대, 텅스텐)을 매립하여 게이트 폴리(314) 및 소스/드레인 영역(330)을 브릿지(bridge)시키는 듀얼 다마신(dual damascene) 형태의 버팅 콘택(365)을 형성한다.
다음으로 도 3e에 도시된 바와 같이, 버팅 콘택과 연결되도록 층간 절연막(340) 상에 금속 배선(370)을 형성한다. 본 발명의 실시 예에 따른 반도체 소자의 제조 방법은 버팅 콘택 형성시 스페이서에 대한 손실을 방지하여 버팅 콘택에 의한 누설(leakage) 발생을 방지할 수 있다.
이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
도 1은 일반적인 버팅 콘택 형성에 의한 게이트 폴리 손실을 나타내는 반도체 소자의 단면도를 나타낸다.
도 2a 내지 도 2d는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 나타낸다.
도 3a 내지 도 3e는 본 발명의 다른 실시 예에 따른 반도체 소자의 제조 방법을 나타낸다.

Claims (6)

  1. 반도체 기판 상에 게이트를 형성하는 단계;
    상기 게이트에 인접하는 반도체 기판에 소스/드레인을 형성하는 단계;
    상기 게이트 측벽에 스페이서를 형성하는 단계;
    상기 스페이서가 형성된 반도체 기판 상에 층간 절연막을 형성하는 단계;
    버팅 콘택을 형성할 영역 내에 적어도 서로 이격하는 2개의 개구부들 갖는 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 마스크로 이용하여 상기 층간 절연막을 식각하여 상기 스택 게이트 상부 일부 및 소스/드레인 영역 일부만을 노출시키는 버팅 콘택홀을 형성하는 단계; 및
    상기 버팅 콘택 홀을 금속 물질로 매립하여 상기 스택 게이트 상부와 소스/드레인 영역을 브릿지(bridge)시키는 버팅 콘택을 형성하는 단계를 포함하며,
    상기 버팅 콘택을 형성할 영역은 상기 스택 게이트 상부 일부, 이와 인접하는 스페이서와 소스/드레인 영역 일부에 상응하는 영역인 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서, 상기 반도체 소자의 제조 방법은,
    리플로우(reflow) 공정을 수행하여 상기 포토레지스트 패턴을 리플로우시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제1항에 있어서,
    상기 서로 이격하는 2개의 개구부들 사이의 층간 절연막 상에 형성되는 포토레지스트는 층간 절연막의 다른 영역 상에 형성되는 포토레지스트보다 작게 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제3항에 있어서,
    상기 버팅 콘택을 형성할 영역을 노출시키는 포토레지스트 패턴을 형성하기 위한 디자인 룰을 제1 디자인 룰이라고 할 때, 상기 버팅 콘택을 형성할 영역 내에 서로 이격하는 적어도 2개의 개구부들을 형성하기 위하여 상기 제1 디자인 룰보다 축소된 제2 디자인 룰에 따라 상기 포토레지스트를 패터닝하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 반도체 기판 상에 게이트를 형성하는 단계;
    상기 게이트에 인접하는 반도체 기판에 소스/드레인을 형성하는 단계;
    상기 게이트 측벽에 스페이서를 형성하는 단계;
    상기 스페이서가 형성된 반도체 기판 상에 층간 절연막을 형성하는 단계;
    상기 게이트 폴리의 상부 표면과 소스/드레인 영역 각각을 노출하는 서로 이격되는 콘택홀들을 형성하는 단계;
    상기 서로 이격되는 콘택홀들에 포토레지스트를 매립하는 단계;
    상기 서로 이격되는 콘택홀들에 매립된 포토레지스트 및 층간 절연막을 식각하여 층간 절연막 내에 트랜치를 형성하는 단계;
    상기 트랜치 형성 후 잔류하는 포토레지스트를 제거하는 단계; 및
    상기 트랜치 및 서로 이격되는 콘택홀들에 금속 물질을 매립하여 게이트 폴리 및 소스/드레인 영역을 브릿지(bridge)시키는 듀얼 다마신(dual damascene) 형태의 버팅 콘택을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제1항에 있어서, 상기 트랜치를 형성하는 단계는,
    상기 서로 이격되는 콘택홀들에 매립된 포토레지스트 및 그 사이의 층간 절연막을 노출하는 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 마스크로 이용하여 상기 포토레지스트 및 층간 절연막을 식각하여 상기 게이트 폴리 및 상기 스페이서를 노출시키지 않는 트랜치를 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9548260B2 (en) 2013-03-07 2017-01-17 Samsung Electronics Co., Ltd. Semiconductor devices including conductive plug
KR20180103397A (ko) * 2017-03-09 2018-09-19 삼성전자주식회사 집적회로 소자

Cited By (2)

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