KR20110011426A - 반도체 소자의 형성 방법 - Google Patents

반도체 소자의 형성 방법 Download PDF

Info

Publication number
KR20110011426A
KR20110011426A KR1020090069068A KR20090069068A KR20110011426A KR 20110011426 A KR20110011426 A KR 20110011426A KR 1020090069068 A KR1020090069068 A KR 1020090069068A KR 20090069068 A KR20090069068 A KR 20090069068A KR 20110011426 A KR20110011426 A KR 20110011426A
Authority
KR
South Korea
Prior art keywords
forming
bit line
insulating film
layer
semiconductor substrate
Prior art date
Application number
KR1020090069068A
Other languages
English (en)
Other versions
KR101205173B1 (ko
Inventor
김성현
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020090069068A priority Critical patent/KR101205173B1/ko
Priority to US12/650,203 priority patent/US8557660B2/en
Publication of KR20110011426A publication Critical patent/KR20110011426A/ko
Application granted granted Critical
Publication of KR101205173B1 publication Critical patent/KR101205173B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 반도체 기판 상에 패드절연막을 형성하고, 상기 패드절연막 및 상기 반도체 기판을 식각하여 리세스를 형성하고, 상기 리세스를 매립하는 매립형 게이트를 형성하고, 상기 매립형 게이트 및 상기 패드절연막 상부에 비트라인 콘택홀을 정의하는 절연막을 형성하고, 상기 비트라인 콘택홀을 매립하는 비트라인 콘택 상부에 비트라인을 형성한 후, 상기 반도체 기판이 노출되도록 상기 절연막 및 상기 패드절연막을 식각하여 저장전극 콘택홀을 형성함으로써, 본 발명은 추가적인 마스크 공정 없이 저장전극 콘택과 활성영역의 오버랩 면적을 증가시켜 셀 저항을 감소시킬 수 있는 효과를 제공한다.
매립형 게이트, 저장전극 콘택

Description

반도체 소자의 형성 방법{Method for forming semiconductor device}
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 매립형 게이트(buried gate)를 포함하는 반도체 소자의 형성 방법에 관한 것이다.
최근의 대부분의 전자 제품들(electronic appliances)은 반도체 장치(semiconductor devices)를 구비한다. 상기 반도체 장치는 트랜지스터, 저항 및 커패시터 등의 전자 부품(electronic element)들을 구비하며, 이들 전자 부품들은 상기 전자 제품들의 부분적 기능을 수행할 수 있도록 설계된 후, 반도체 기판 상에 집적된다. 예를 들면, 컴퓨터 또는 디지털 카메라 등의 전자 제품들은 정보 저장을 위한 메모리 칩(memory chip), 정보 제어를 위한 처리 칩(processing chip) 등의 반도체 장치들을 구비하고, 상기 메모리 칩 및 처리 칩은 반도체 기판 상에 집적된 상기 전자 부품들을 구비한다.
한편, 상기 반도체 장치들은 소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해, 점점 더 고집적화될 필요가 있다. 반도체 메모리 소자의 집적도가 높아지면서 디자인 룰(design rule)이 감소하게 되어 반도체 소자의 패턴도 미세화되고 있다. 반도체 소자의 극미세화 및 고집적화가 진행됨에 따라 메모리 용 량의 증가에 비례하여 전체적인 칩(chip) 면적은 증가되고 있지만 실제로 반도체 소자의 패턴이 형성되는 셀(cell) 영역의 면적은 감소되고 있다. 따라서, 원하는 메모리 용량을 확보하기 위해서는 한정된 셀 영역 내에 보다 많은 패턴이 형성되어야만 하므로, 패턴의 선폭(critical dimension)이 감소된 미세 패턴을 형성하여야 한다.
미세 패턴을 형성하는 방법에는 노광마스크(photo mask)로서 위상반전마스크(phase shift mask)를 사용하는 방법이나, 이미지 콘트라스트를 향상시킬 수 있는 별도의 박막을 웨이퍼 상에 형성하는 씨.이.엘(contrast enhancement layer; CEL) 방법이나, 두층의 감광막 사이에 에스.오.지(spin on glass; SOG)등의 중간층을 개재시킨 삼층레지스트(Tri layer resister; 이하 TLR이라 칭함) 방법 또는 감광막의 상측에 선택적으로 실리콘을 주입시키는 실리레이션 방법 등이 개발되어 분해능 한계치를 낮추고 있다.
한편, 상하의 도전배선을 연결하는 콘택은 라인/스페이스 패턴에 비해 디자인룰에 큰 영향을 받게 된다. 즉, 소자가 고집적화 되어감에 따라 자체의 크기와 주변배선과의 간격이 감소함에 따라 콘택의 지름과 깊이의 비인 에스팩트비(aspect ratio)가 증가하게 되어 콘택을 형성하는 공정은 점차 고집적화되는 반도체 소자의 형성 방법에서 중요하다. 따라서, 다층의 도전배선을 구비하는 고집적 반도체소자에서는 콘택 형성 공정에서 마스크들간의 정확하고 엄격한 정렬이 요구되어 공정여유도가 감소되거나, 여유없이 공정을 진행하여야하는 어려움이 있다.
특히, 랜딩플러그 공정 시에 랜딩플러그와 게이트 또는 랜딩플러그와 리세스 게이트(recess gate)의 자기정렬페일(SAC Fail:Self align contact Fail)이 유발되어 수율을 저하시키는 문제를 유발한다. 따라서, 게이트 또는 리세스 게이트 구조에서 매립형 게이트(buried gate) 구조로 변화시켜 랜딩플러그와의 자기정렬페일을 방지하는 기술이 제안되었다.
그러나, 매립형 게이트 구조 또한 저장전극 콘택과 비트라인의 자기정렬페일이 유발되거나 저장전극 콘택이 활성영역과 접속되지 않는 문제가 여전히 발생하게 되었다.
본 발명은 매립형 게이트를 포함하는 반도체 소자의 형성 방법에 있어서, 저장전극의 콘택이 활성영역과 접속되는 면적이 줄어들어 셀 저항이 증가되는 문제를 해결하고자 한다.
본 발명에 따른 반도체 소자는 소자분리막을 포함하는 반도체 기판 상에 형성된 비트라인 및 상기 비트라인 하부에 구비되는 패드절연막을 포함하는 것을 특징으로 한다.
이때, 상기 소자분리막으로 정의되는 활성영역 상에 형성되는 비트라인 콘택 및 상기 비트라인 콘택과 접속되는 상기 비트라인을 더 포함하는 것을 특징으로 한다.
그리고, 상기 패드절연막 상부 및 비트라인 콘택의 측벽에 구비되는 절연막을 더 포함하는 것을 특징으로 한다.
그리고, 상기 패드절연막은 산화막인 것을 특징으로 한다.
또한, 상기 패드절연막은 500 내지 700Å 두께를 갖는 것을 특징으로 한다.
그리고, 상기 절연막은 질화막인 것을 특징으로 한다.
또한, 상기 절연막은 150Å 내지 250Å 두께를 갖는 것을 특징으로 한다.
그리고, 상기 반도체 기판 내에 매립된 매립형 게이트를 더 포함하는 것을 특징으로 한다.
그리고, 상기 비트라인의 측벽에 형성된 스페이서를 더 포함하는 것을 특징으로 한다.
그리고, 상기 스페이서의 측벽에 상기 반도체 기판과 접속되는 저장전극 콘택을 더 포함하는 것을 특징으로 한다.
본 발명에 따른 반도체 기판 상에 패드절연막을 형성하는 단계와 상기 패드절연막 및 상기 반도체 기판을 식각하여 리세스를 형성하는 단계와 상기 리세스를 매립하는 매립형 게이트를 형성하는 단계와 상기 매립형 게이트 및 상기 패드절연막 상부에 비트라인 콘택홀을 정의하는 절연막을 형성하는 단계와 상기 비트라인 콘택홀을 매립하는 비트라인 콘택 상부에 비트라인을 형성하는 단계 및 상기 반도체 기판이 노출되도록 상기 절연막 및 상기 패드절연막을 식각하여 저장전극 콘택홀을 형성하는 단계를 포함하는 것을 특징으로 한다.
이때, 상기 패드절연막을 형성하는 단계는 상기 반도체 기판 상에 500 내지 700Å 두께의 산화막을 형성하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 절연막을 형성하는 단계는 상기 매립형 게이트 및 상기 패드 절연막 상에 150Å 내지 250Å 두께의 질화막을 형성하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 비트라인을 형성하는 단계는 상기 비트라인 콘택을 포함하는 상기 절연막 상에 도전층, 질화막 및 하드마스크층을 형성하는 단계와 상기 하드마스크층 상에 상기 비트라인을 정의하는 감광막 패턴을 형성하는 단계 및 상기 감광막 패턴을 식각마스크로 상기 절연막이 노출되도록 상기 하드마스크층, 상기 질화 막 및 상기 도전층을 식각하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 저장전극 콘택홀을 형성하는 단계는 전체 상부에 층간절연막을 형성하는 단계와 상기 패드절연막을 노출시키도록 상기 층간절연막 및 상기 절연막을 식각하는 단계와 상기 절연막 측벽, 상기 층간절연막 측벽 및 상기 비트라인 측벽에 스페이서를 형성하는 단계 및 상기 스페이서를 식각마스크로 상기 반도체 기판이 노출되도록 상기 패드절연막을 식각하는 단계를 포함하는 것을 특징으로 한다.
이때, 상기 패드절연막을 식각하는 단계는 상기 절연막 하부로 더 식각되는 것을 특징으로 한다.
그리고, 상기 패드절연막을 식각하는 단계는 습식 식각으로 수행되는 것을 특징으로 한다.
그리고, 상기 스페이서를 형성하는 단계는 상기 층간절연막 및 상기 비트라인을 포함하는 전체 상부에 스페이서 물질을 형성하는 단계 및 상기 스페이서 물질에 에치백을 수행하는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 저장전극 콘택홀을 형성하는 단계 이후, 상기 저장전극 콘택홀에 도전 물질을 매립하여 저장전극 콘택을 형성하는 단계를 수행하는 것을 특징으로 한다.
본 발명은 추가적인 마스크 공정 없이 저장전극 콘택과 활성영역의 오버랩 면적을 증가시켜 셀 저항을 감소시킬 수 있는 효과를 제공한다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 1은 본 발명에 따른 반도체 소자의 셀 영역을 나타낸 평면도이고, 도 2는 본 발명에 따른 반도체 소자를 나타낸 단면도이다. 또한, 도 3a 내지 도 3h는 본 발명에 따른 반도체 소자의 형성 방법을 나타낸 단면도로서, (ⅰ)은 셀 영역의 x-x'를 자른 셀 영역의 단면도이고, (ⅱ)는 셀 영역의 y-y'를 자른 셀 영역의 단면도이고, (ⅲ)은 페리 영역을 나타낸 단면도이다.
도 2에 도시된 바와 같이, 본 발명에 따른 반도체 소자는 소자분리막(102)으로 정의되는 활성영역(104)이 형성된 반도체 기판(100) 상부에 형성된 비트라인과, 비트라인 하부에 구비된 패드산화막(106) 및 패드 산화막(106) 상부에 구비된 질화막(110)을 포함한다. 또한, 비트라인의 양측으로 스페이서(124) 및 스페이서(124) 양측으로 반도체 기판(100)과 접속되는 저장전극 콘택(132)을 더 포함한다. 여기서, 저장전극 콘택(132)의 하부는 비트라인 하부에 구비된 패드산화막(106)에 의해 확장된 형상을 갖는다. 여기서, 패드산화막(106)은 500 내지 700Å인 것이 바람직하고, 질화막(110)은 150 내지 250Å인 것이 바람직하다. 이때, 패드산화막(106)과 질화막(110)은 비트라인 콘택을 정의하기 위하여 형성되는 층간절연막의 두께를 갖도록 구비되어 비트라인 콘택을 정의하는 층간절연막을 대신한다. 또한, 패드산화막(106)은 후속 공정에서 저장전극 콘택을 정의하는 저장전극 콘택홀을 형성하는 과정에서 하부를 용이하게 확장시킨다.
상술한 바와 같이, 본 발명에 따른 반도체 소자는 반도체 기판 상에 패드산화막 및 질화막에 의해 비트라인 콘택을 정의하는 과정에서 요구되는 층간절연막을 따로 구비하지 않아도 될 뿐만 아니라, 반도체 기판과 접속되는 저장전극 콘택의 하부를 용이하게 확장시킬 수 있어 저장전극 콘택의 저항이 증가하는 것을 용이하게 방지할 수 있다.
도 3a에 도시된 바와 같이, 소자분리막(102)으로 정의되는 활성영역(104)이 형성된 반도체 기판(100) 상부에 패드산화막(106), 하드마스크층(미도시) 및 실리콘질화막(미도시)을 형성한다. 이때, 패드산화막(106)은 500 내지 700Å인 것이 바람직하다. 여기서, 패드산화막(106)의 두께는 종래기술에 따른 패드산화막 두께의 10배정도인 것이 바람직하다. 패드산화막(106)은 종래에 반도체 기판에 리세스를 형성할 때 사용되는 배리어의 역할을 수행한 후 제거되는 것이 아니라, 후속 공정에서 형성되는 질화막(110)과 함께 비트라인 콘택 형성 공정에서 요구되는 층간절연막의 역할을 하게 됨으로써, 비트라인 콘택을 정의하기 위해 형성되는 층간절연막의 형성 공정을 생략할 수 있도록 한다. 또한, 패드산화막(106)은 후속 공정에서 저장전극 콘택홀을 정의하는 식각과정에서 반도체 기판을 용이하게 노출시킴으로써 저장전극 콘택의 저항이 증가되는 것을 방지한다.
그 다음, 패드산화막(106) 상부에 매립형 게이트 예정영역을 정의하는 감광막 패턴을 형성한 후 이를 식각마스크로 패드산화막(106), 반도체 기판(100)을 식각하여 리세스(미도시)를 형성한다. 그 다음, 리세스 표면에 산화막(미도시)을 형성하는 것이 바람직하다. 그 다음, 리세스(미도시)가 매립되도록 게이트 전극을 형 성한 후 게이트 전극에 에치백 공정을 수행하여 리세스 표면의 산화막이 일부 노출되도록 식각하여 매립형 게이트(108)을 형성한다. 이때, 매립형 게이트(108)는 저항이 작은 물질인 텅스텐인것이 바람직하다. 그 다음, 매립형 게이트(108)을 포함하는 전체 상부에 질화막(110)을 형성한다. 이때, 질화막(110)은 매립형 게이트(108)의 산화를 방지하는 역할을 하며, 그 두께는 150 내지 250Å인 것이 바람직하다.
도 3b에 도시된 바와 같이, 질화막(110) 상부에 비트라인 콘택을 정의하는 감광막 패턴(미도시)을 형성한 후, 감광막 패턴을 식각마스크로 질화막(110)을 식각하여 비트라인 콘택홀(미도시)을 정의한다. 그 다음, 비트라인 콘택홀(미도시)의 측벽에 스페이서를 형성한다. 이때, 스페이서는 질화막인 것이 바람직하다. 즉, 질화막(110)과 동일한 물질이다. 따라서, 편의상 도면에서는 질화막(110)으로 통일하여 표기한다. 비트라인 콘택홀(미도시)을 포함하는 전체 상부에 비트라인 콘택용 도전물질(112)를 형성한다. 이때, 비트라인 콘택용 도전물질(112)은 폴리실리콘인 것이 바람직하다. 이 단계에서는 종래에 비트라인 콘택을 형성하기 위하여 수행되었던 층간절연막의 형성공정이 생략된다. 즉, 종래보다 두껍게 형성된 패드산화막(106)이 비트라인 콘택을 형성하는데 사용된 층간절연막을 대신하므로 공정시간을 단축할 수 있다.
도 3c에 도시된 바와 같이, 폴리실리콘층(112)의 전체 상부에 페리 영역(ⅲ)을 노출시키는 감광막 패턴(미도시)을 형성한 후, 이를 식각마스크로 반도체 기판(100)이 노출되도록 폴리실리콘층(112), 질화막(110) 및 패드산화막(106)을 제거 한다. 이는 페리 영역(ⅲ)의 이온주입 공정을 수행하기 위해 반도체 기판(100) 상부에 구비된 구조물을 제거하는 과정에 포함된다. 이후 도시되지는 않았지만 페리 영역(ⅲ)에 이온주입 공정이 수행된다.
도 3d에 도시된 바와 같이, 전체 상부에 폴리실리콘층(114)를 형성한다. 이때, 폴리실리콘층(114)은 페리 영역(ⅲ)의 게이트를 형성하기 위하여 형성되는데, 페리 영역(ⅲ)에는 반도체 기판(100) 상에 형성되고, 셀 영역(ⅰ,ⅱ)에는 폴리실리콘층(114) 상에 형성된다. 따라서, 셀 영역(ⅰ,ⅱ)과 페리 영역(ⅲ)은 단차가 발생된다. 따라서, 셀 영역(ⅰ,ⅱ)과 페리 영역(ⅲ)과 단차를 맞추기 위하여 셀 영역(ⅰ,ⅱ)의 질화막(110)이 노출되도록 폴리실리콘층(114)에 평탄화 공정을 수행한다. 여기서 평탄화 공정이 수행됨과 동시에 비트라인 콘택(112)이 형성된다.
도 3e에 도시된 바와 같이 전체표면에 도전층(118), 질화막(120) 및 하드마스크층(122)을 형성한 후, 셀 영역(ⅰ,ⅱ)에는 비트라인을 정의하는 감광막 패턴(미도시)을 식각마스크로 질화막(110)이 노출되도록 하드마스크층(122), 질화막(120) 및 도전층(118)을 식각하여 비트라인을 형성하고, 페리 영역(ⅲ)에는 게이트를 정의하는 감광막 패턴(미도시)을 식각마스크로 반도체 기판(100)이 노출되도록 하드마스크층(122), 질화막(120), 도전층(118) 및 폴리실리콘층(114)을 식각하여 게이트 라인을 형성한다. 이후, 도시하지는 않았지만 소스/드레인 영역을 정의하는 이온주입 공정을 수행한다.
도 3f에 도시된 바와 같이, 전체 상부에 층간절연막(126)을 형성한 후, 하드마스크층(122)이 노출되도록 평탄화 공정을 수행한다. 이때, 층간절연막(126)은 BPSG인 것이 바람직하다. 그 다음, 층간절연막(126) 상에 저장전극 콘택홀을 정의하는 감광막 패턴(미도시)을 형성한 후 이를 식각마스크로 패드산화막(106)이 노출되도록 층간절연막(126) 및 질화막(110)을 식각하여 제 1 저장전극 콘택홀(128)을 형성한다. 그 다음, 제 1 저장전극 콘택홀(128)을 포함하는 전체 상부에 스페이서 질화막(미도시)을 형성한 후 에치백 공정을 수행하여 제 1 저장전극 콘택홀(128)의 측벽에 스페이서(124)를 형성한다. 여기서, 스페이서(124)는 후속 공정에서 제 1 저장전극 콘택홀(128)의 하부에 남아있는 패드산화막(106)을 식각하는 과정에서, 패드산화막(106)과 유사한 성질을 갖는 층간절연막(126)이 함께 식각되지 않도록 하는 배리어 역할을 한다.
도 3g에 도시된 바와 같이, 제 1 저장전극 콘택홀(128) 하부에 남아있는 패드산화막(106)을 식각하여 제 2 저장전극 콘택홀(130)을 형성한다. 이때, 패드산화막(106)은 습식식각으로 식각되는 것이 바람직하다. 이 과정에서 패드산화막(106)은 층간절연막(126) 하부 즉, 소자분리막(102)의 상부까지 식각되어 제 2 저장전극 콘택홀(130)은 하부의 폭이 넓은 형상을 갖게된다. 따라서, 종래에 저장전극 콘택홀을 형성할 때 하부가 오픈되지 않는 문제를 근본적으로 해결할 수 있다. 뿐만 아니라 하부가 넓은 폭을 갖도록 형성함으로써 저장전극 콘택의 저항이 증가되는 문제를 근본적으로 해결할 수 있다.
도 3h에 도시된 바와 같이, 제 2 저장전극 콘택홀(130)을 포함하는 전체 상부에 저장전극 콘택용 도전물질을 형성한 후, 하드마스크층(122)이 노출되도록 평탄화 공정을 수행하여 저장전극 콘택(132)을 형성한다.
상술한 바와 같이, 본 발명은 저장전극 콘택을 형성하는 과정에서 저장전극 콘택홀의 하부가 오픈되지 않는 문제를 해결하고, 이에 따라 저장전극 콘택의 저항이 증가되는 문제를 해결할 수 있다. 또한, 비트라인 콘택을 형성하기 위한 층간절연막 형성 공정을 별도로 수행하지 않아도 되기 때문에 공정 시간을 절감할 수 있는 효과를 제공한다.
도 1은 본 발명에 따른 반도체 소자의 셀 영역을 나타낸 평면도.
도 2는 본 발명에 따른 반도체 소자를 나타낸 단면도로서, (ⅰ)은 셀 영역의 x-x'를 자른 셀 영역의 단면도이고, (ⅱ)는 셀 영역의 y-y'를 자른 셀 영역의 단면도이고, (ⅲ)은 페리 영역을 나타낸 단면도.
도 3a 내지 도 3h는 본 발명에 따른 반도체 소자의 형성 방법을 나타낸 단면도로서, (ⅰ)은 셀 영역의 x-x'를 자른 셀 영역의 단면도이고, (ⅱ)는 셀 영역의 y-y'를 자른 셀 영역의 단면도이고, (ⅲ)은 페리 영역을 나타낸 단면도.

Claims (19)

  1. 소자분리막을 포함하는 반도체 기판 상에 형성된 비트라인; 및
    상기 비트라인 하부에 구비되는 패드절연막을 포함하는 것을 특징으로 하는반도체 소자.
  2. 청구항 1에 있어서,
    상기 소자분리막으로 정의되는 활성영역 상에 형성되는 비트라인 콘택; 및
    상기 비트라인 콘택과 접속되는 상기 비트라인을 더 포함하는 것을 특징으로 하는 반도체 소자.
  3. 청구항 2에 있어서,
    상기 패드절연막 상부 및 비트라인 콘택의 측벽에 구비되는 절연막을 더 포함하는 것을 특징으로 하는 반도체 소자.
  4. 청구항 1에 있어서,
    상기 패드절연막은 산화막인 것을 특징으로 하는 반도체 소자.
  5. 청구항 1에 있어서,
    상기 패드절연막은 500 내지 700Å 두께를 갖는 것을 특징으로 하는 반도체 소자.
  6. 청구항 3에 있어서,
    상기 절연막은
    질화막인 것을 특징으로 하는 반도체 소자.
  7. 청구항 3에 있어서,
    상기 절연막은 150Å 내지 250Å 두께를 갖는 것을 특징으로 하는 반도체 소자.
  8. 청구항 1에 있어서,
    상기 반도체 기판 내에 매립된 매립형 게이트를 더 포함하는 것을 특징으로 하는 반도체 소자.
  9. 청구항 1에 있어서,
    상기 비트라인의 측벽에 형성된 스페이서를 더 포함하는 것을 특징으로 하는 반도체 소자.
  10. 청구항 9에 있어서,
    상기 스페이서의 측벽에
    상기 반도체 기판과 접속되는 저장전극 콘택을 더 포함하는 것을 특징으로 하는 반도체 소자.
  11. 반도체 기판 상에 패드절연막을 형성하는 단계;
    상기 패드절연막 및 상기 반도체 기판을 식각하여 리세스를 형성하는 단계;
    상기 리세스를 매립하는 매립형 게이트를 형성하는 단계;
    상기 매립형 게이트 및 상기 패드절연막 상부에 비트라인 콘택홀을 정의하는 절연막을 형성하는 단계;
    상기 비트라인 콘택홀을 매립하는 비트라인 콘택 상부에 비트라인을 형성하는 단계; 및
    상기 반도체 기판이 노출되도록 상기 절연막 및 상기 패드절연막을 식각하여 저장전극 콘택홀을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  12. 청구항 11에 있어서,
    상기 패드절연막을 형성하는 단계는
    상기 반도체 기판 상에 500 내지 700Å 두께의 산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  13. 청구항 11에 있어서,
    상기 절연막을 형성하는 단계는
    상기 매립형 게이트 및 상기 패드절연막 상에 150Å 내지 250Å 두께의 질화막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  14. 청구항 11에 있어서,
    상기 비트라인을 형성하는 단계는
    상기 비트라인 콘택을 포함하는 상기 절연막 상에 도전층, 질화막 및 하드마스크층을 형성하는 단계;
    상기 하드마스크층 상에 상기 비트라인을 정의하는 감광막 패턴을 형성하는 단계; 및
    상기 감광막 패턴을 식각마스크로 상기 절연막이 노출되도록 상기 하드마스크층, 상기 질화막 및 상기 도전층을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  15. 청구항 11에 있어서,
    상기 저장전극 콘택홀을 형성하는 단계는
    전체 상부에 층간절연막을 형성하는 단계;
    상기 패드절연막을 노출시키도록 상기 층간절연막 및 상기 절연막을 식각하는 단계;
    상기 절연막 측벽, 상기 층간절연막 측벽 및 상기 비트라인 측벽에 스페이서 를 형성하는 단계; 및
    상기 스페이서를 식각마스크로 상기 반도체 기판이 노출되도록 상기 패드절연막을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  16. 청구항 15에 있어서,
    상기 패드절연막을 식각하는 단계는
    상기 절연막 하부로 더 식각되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  17. 청구항 15에 있어서,
    상기 패드절연막을 식각하는 단계는
    습식 식각으로 수행되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  18. 청구항 15에 있어서,
    상기 스페이서를 형성하는 단계는
    상기 층간절연막 및 상기 비트라인을 포함하는 전체 상부에 스페이서 물질을 형성하는 단계; 및
    상기 스페이서 물질에 에치백을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  19. 청구항 11에 있어서,
    상기 저장전극 콘택홀을 형성하는 단계 이후,
    상기 저장전극 콘택홀에 도전 물질을 매립하여 저장전극 콘택을 형성하는 단계를 수행하는 것을 특징으로 하는 반도체 소자의 형성 방법.
KR1020090069068A 2009-07-28 2009-07-28 반도체 소자의 형성 방법 KR101205173B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020090069068A KR101205173B1 (ko) 2009-07-28 2009-07-28 반도체 소자의 형성 방법
US12/650,203 US8557660B2 (en) 2009-07-28 2009-12-30 Semiconductor device and method for forming the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090069068A KR101205173B1 (ko) 2009-07-28 2009-07-28 반도체 소자의 형성 방법

Publications (2)

Publication Number Publication Date
KR20110011426A true KR20110011426A (ko) 2011-02-08
KR101205173B1 KR101205173B1 (ko) 2012-11-27

Family

ID=43526168

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090069068A KR101205173B1 (ko) 2009-07-28 2009-07-28 반도체 소자의 형성 방법

Country Status (2)

Country Link
US (1) US8557660B2 (ko)
KR (1) KR101205173B1 (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150041266A (ko) * 2013-10-07 2015-04-16 삼성전자주식회사 반도체 소자 제조방법
KR20150069581A (ko) * 2013-12-13 2015-06-24 삼성전자주식회사 반도체 소자 및 그 제조 방법
US9196618B2 (en) 2011-02-22 2015-11-24 Hynix Semiconductor Inc. Semiconductor device and method of manufacturing the same

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101169176B1 (ko) * 2010-12-15 2012-07-30 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
KR20120067126A (ko) * 2010-12-15 2012-06-25 에스케이하이닉스 주식회사 반도체 소자 및 반도체 소자의 제조 방법
KR20130047409A (ko) * 2011-10-31 2013-05-08 에스케이하이닉스 주식회사 반도체 소자 및 그 형성방법
KR101887144B1 (ko) * 2012-03-15 2018-08-09 삼성전자주식회사 반도체 소자 및 이를 제조하는 방법
KR101843442B1 (ko) 2012-06-21 2018-05-14 삼성전자주식회사 반도체 소자 제조 방법
KR20140025799A (ko) 2012-08-22 2014-03-05 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102150965B1 (ko) * 2013-01-24 2020-09-02 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR102110463B1 (ko) * 2013-07-11 2020-05-13 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
KR20150055469A (ko) 2013-11-13 2015-05-21 삼성전자주식회사 반도체 소자 제조 방법 및 이에 의해 제조된 반도체 소자
KR102161800B1 (ko) 2013-12-06 2020-10-06 삼성전자주식회사 반도체 소자 및 이의의 제조 방법
KR102089514B1 (ko) 2013-12-23 2020-03-16 삼성전자 주식회사 반도체 메모리 장치 및 그 제조 방법
KR20160001426A (ko) 2014-06-27 2016-01-06 삼성전자주식회사 반도체 소자
KR102283813B1 (ko) 2014-12-04 2021-08-03 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9812400B1 (en) * 2016-05-13 2017-11-07 Globalfoundries Inc Contact line having insulating spacer therein and method of forming same
SG10201803464XA (en) * 2017-06-12 2019-01-30 Samsung Electronics Co Ltd Semiconductor memory device and method of manufacturing the same
CN110364484B (zh) * 2018-04-10 2022-04-19 华邦电子股份有限公司 半导体装置及其制造方法
KR20220148000A (ko) * 2021-04-28 2022-11-04 에스케이하이닉스 주식회사 반도체 장치 제조방법

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003023150A (ja) * 2001-07-10 2003-01-24 Sony Corp トレンチゲート型半導体装置及びその作製方法
DE102004006520B4 (de) * 2004-02-10 2010-05-12 Qimonda Ag Verfahren zur Herstellung einer DRAM-Speicherzellenanordnung mit Trenchkondensatoren und Stegfeldeffekttransistoren (FinFET) sowie DRAM-Speicherzellenanordnung
KR20060014672A (ko) 2004-08-11 2006-02-16 삼성전자주식회사 리세스된 채널영역들을 갖는 모스 트랜지스터들을채택하는 반도체 장치들 및 그 제조방법들
JP2006120904A (ja) * 2004-10-22 2006-05-11 Elpida Memory Inc 半導体装置及びその製造方法
KR100680415B1 (ko) * 2005-05-31 2007-02-08 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR100753049B1 (ko) * 2005-11-28 2007-08-30 주식회사 하이닉스반도체 반도체소자의 스토리지노드콘택플러그 형성 방법
KR100724074B1 (ko) * 2006-05-22 2007-06-04 삼성전자주식회사 핀 전계 효과 트랜지스터 및 이의 형성 방법
KR100745885B1 (ko) * 2006-07-28 2007-08-02 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
KR100827656B1 (ko) 2006-08-11 2008-05-07 삼성전자주식회사 리세스 채널 구조 및 핀 구조를 갖는 트랜지스터, 이를채택하는 반도체소자 및 그 제조방법
KR100801746B1 (ko) * 2006-12-29 2008-02-11 주식회사 하이닉스반도체 벌브 타입의 리세스 채널을 갖는 반도체 소자의 제조방법
KR20080088918A (ko) 2007-03-30 2008-10-06 주식회사 하이닉스반도체 반도체 소자의 저장 캐패시터 및 그의 형성 방법
KR100843716B1 (ko) * 2007-05-18 2008-07-04 삼성전자주식회사 자기 정렬된 콘택플러그를 갖는 반도체소자의 제조방법 및관련된 소자
KR20090021765A (ko) * 2007-08-28 2009-03-04 삼성전자주식회사 콘택 구조체를 갖는 반도체 소자 및 그 제조방법

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9196618B2 (en) 2011-02-22 2015-11-24 Hynix Semiconductor Inc. Semiconductor device and method of manufacturing the same
KR20150041266A (ko) * 2013-10-07 2015-04-16 삼성전자주식회사 반도체 소자 제조방법
KR20150069581A (ko) * 2013-12-13 2015-06-24 삼성전자주식회사 반도체 소자 및 그 제조 방법

Also Published As

Publication number Publication date
US20110024811A1 (en) 2011-02-03
KR101205173B1 (ko) 2012-11-27
US8557660B2 (en) 2013-10-15

Similar Documents

Publication Publication Date Title
KR101205173B1 (ko) 반도체 소자의 형성 방법
KR101051577B1 (ko) 반도체 소자 및 그의 형성 방법
KR101150552B1 (ko) 반도체 소자 및 그의 형성 방법
KR100385960B1 (ko) 자기 정렬된 금속 콘택 플러그를 구비하는 반도체 소자 및그 제조 방법
KR101095828B1 (ko) 반도체 소자의 형성 방법
KR101095739B1 (ko) 반도체 소자 및 그 형성 방법
KR100299257B1 (ko) 반도체장치의자기정렬콘택형성방법
KR101119156B1 (ko) 반도체 소자 및 그의 형성 방법
KR101095787B1 (ko) 반도체 소자 및 그 형성방법
KR101186011B1 (ko) 반도체 소자 및 그의 형성 방법
KR20070111179A (ko) 반도체 소자의 형성 방법
KR101096190B1 (ko) 반도체 소자 및 그의 형성 방법
KR101185951B1 (ko) 반도체 소자의 제조 방법
KR101076781B1 (ko) 반도체 소자 및 그의 형성 방법
KR20080086692A (ko) 반도체 소자의 제조 방법
KR20110026757A (ko) 반도체 소자 및 그의 형성 방법
JP2009252825A (ja) 半導体装置およびその製造方法
KR100546145B1 (ko) 반도체 소자의 콘택 플러그 형성방법
US20120220115A1 (en) Method for fabricating semiconductor device
KR20110051813A (ko) 반도체 소자 및 그의 형성 방법
KR20030049479A (ko) 다마신 기법으로 비트라인을 형성하는 반도체 소자의 제조방법
KR100604760B1 (ko) 반도체소자의 제조방법
KR20110025473A (ko) 반도체 소자 및 그의 형성 방법
KR100924208B1 (ko) 반도체 소자 제조 방법
KR20110091211A (ko) 반도체 소자의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E90F Notification of reason for final refusal
AMND Amendment
E601 Decision to refuse application
E801 Decision on dismissal of amendment
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20151020

Year of fee payment: 4