KR20120067126A - 반도체 소자 및 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 비트라인 콘택홀 저부에 제 1 스페이서를 형성하고, 이 제 1 스페이서의 두께를 증가시킴으로써 비트라인 및 비트라인 콘택플러그 형성 후 증착되는 제 2 스페이서가 매립되어야 할 깊이가 감소된다. 이로 인해, 제 2 스페이서 형성 시 보이드의 발생이 억제되고, 후속으로 진행되는 저장전극 콘택홀 형성 시 SAC 페일의 발생을 방지할 수 있는 효과를 제공하는 기술이다.
본 발명에 따른 반도체 소자의 제조 방법은 활성영역을 포함하는 반도체 기판을 식각하여 상기 활성영역이 돌출된 비트라인 콘택홀을 형성하는 단계와, 비트라인 콘택홀 내측벽 및 저부에 상기 활성영역 상측을 노출시키는 제 1 스페이서를 형성하는 단계와, 노출된 활성영역 상부에 비트라인 콘택플러그 및 비트라인을 형성하는 단계와, 비트라인 콘택플러그 및 비트라인을 포함하는 상기 반도체 기판 전체 표면에 제 2 스페이서를 형성하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 소자 및 반도체 소자의 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것이다. 보다 상세하게는 GBL(Global Bit Line)을 포함하는 반도체 소자의 제조 방법에 관한 것이다.
최근, 40nm이하의 기술이 적용되면서 GBL(Global Bit Line) 공정이 제안되었다. 그러나, GBL 공정은 비트라인 콘택과 비트라인 간의 오정렬이 발생하는 경우, 비트라인 콘택과 저장전극 콘택간에 SAC 불량이 발생하는 문제점이 있다. 이러한 문제점을 방지하기 위해 비트라인 스페이서를 두껍게 형성하는 경우 저장전극 콘택의 낫 오픈 현상이 발생한다. 또한, 비트라인 콘택 스페이서를 두껍게 형성하게 되면 비트라인 콘택의 저항이 증가된다. 이에 대한 대응으로 이너 GBL(Inner Global Bit Line)이란 공정이 제안되었다. 그러나, 이러한 방법 역시 SAC 측면에서 콘택 마진이 취약하고, 비트라인과 플레이트 간의 기생캐패시턴스(Cb)가 증가하여 전체적인 소자의 센싱 마진(Sensing Margin)에 영향을 주어 소자의 특성을 열화시킨다.
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자 및 그 제조 방법을 도시한 단면도들이다.
먼저, 도 1a를 참조하면 반도체 기판(10)을 식각하여 활성영역(13)을 정의하는 소자분리용 트렌치를 형성한다. 이 소자분리용 트렌치에 산화막을 매립하여 소자분리막(15)을 형성한다. 그 다음, 도 1b를 참조하면 활성영역(13) 및 소자분리막(15)을 포함하는 반도체 기판(10)을 식각하여 비트라인 콘택홀(17)을 형성한다. 이때, 활성영역(13)과 소자분리막(15) 간의 식각 선택비 차이로 인해 비트라인 콘택홀(17) 중앙부에 활성영역(13)이 돌출된 형태로 남겨지게 된다. 그 다음, 돌출된 활성영역(13) 및 비트라인 콘택홀(17) 내측 표면을 따라 스페이서 절연막(20)을 증착한다. 이때, 스페이서 절연막(20)을 질화막으로 형성한다.
그 다음, 도 1c를 참조하면 에치-백 공정으로 스페이서 절연막(20)을 식각하여 비트라인 콘택홀(17) 내측벽 및 돌출된 활성영역(13) 측벽에 스페이서(20a)를 형성한다. 이어서, 도 1d를 참조하면 스페이서(20a)가 형성된 비트라인 콘택홀(17)을 포함하는 전체 상부에 폴리실리콘층, 배리어 메탈층(미도시), 비트라인 도전층(30a) 및 비트라인 하드마스크층(30b)의 적층 구조를 형성한다. 이후, 비트라인 하드마스크층(30b) 상부에 비트라인을 정의하는 마스크 패턴(미도시)을 형성한 후 이 마스크 패턴(미도시)을 식각 마스크로 상기 적층 구조를 식각하여 비트라인(30) 및 비트라인 콘택플러그(25)을 형성한다. 이때, 비트라인(30) 및 비트라인 콘택플러그(25)의 선폭은 비트라인 콘택홀(17)의 선폭보다 작게 형성되어 비트라인 콘택플러그(25) 측면에 후속으로 스페이서가 채워질 공간이 생긴다.
다음으로, 비트라인(30) 및 비트라인 콘택플러그(25)를 포함하는 전체 상부에 제 2 스페이서(35)을 형성한다. 이때, 제 2 스페이서(35)는 비트라인 콘택플러그(25) 측면의 빈공간에 완전히 매립되어야 한다. 그러나, 비트라인 콘택홀(17)의 사이즈 및 높이가 증가함에 따라 제 2 스페이서(35)가 매립되어야할 깊이(d1; 도 1c 참조)가 깊어지게 된다. 따라서, 제 2 스페이서(35) 증착 시 비트라인 콘택홀(17)이 완전히 매립되지 않고 보이드(Void)가 발생할 수 있다.
그 다음, 도 1e에 도시된 바와 같이 제 2 스페이서(35) 상부에 층간 절연막(40)을 형성하고, 층간 절연막(40) 및 반도체 기판(10) 표면에 형성된 제 2 스페이서(35)를 식각하여 저장전극 콘택홀(45)을 형성한다.
상술한 종래 기술에 따르면, 비트라인 콘택홀(17)과 비트라인 콘택플러그(25) 사이를 제 2 스페이서(35)인 질화막으로 매립하여야 한다. 그러나, 최근 비트라인 콘택홀(17)의 사이즈 및 깊이가 증가되면서 제 2 스페이서(35) 증착 시 보이드(Void)가 발생하게 되고, 이로 인해 저장전극 콘택플러그 형성 공정에서 SAC 페일이 발생하게 된다.
본 발명은 이너 비트라인을 형성하는 공정을 개선하여 소자의 특성을 향상시키는 반도체 소자의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 소자의 제조 방법은 돌출된 활성영역을 포함하는 비트라인 콘택홀과, 비트라인 콘택홀 내측벽 및 저부에 형성되며, 상기 활성영역 상측을 노출시키는 제 1 스페이서와, 활성영역 상측과 연결되는 비트라인 콘택플러그 및 비트라인과, 비트라인 콘택플러그 및 비트라인을 포함하는 전체 표면에 형성된 제 2 스페이서를 포함하는 것을 특징으로 한다.
나아가, 제 1 스페이서 및 제 2 스페이서는 질화막을 포함하며, 비트라인 콘택홀 저부에 형성된 상기 제 1 스페이서는 상기 돌출된 활성영역의 상측 높이와 동일한 두께인 것을 특징으로 한다.
또한, 비트라인 콘택홀의 선폭은 활성영역의 단축 선폭보다 크며, 비트라인 콘택플러그의 선폭은 비트라인 콘택홀을 선폭보다 크다.
나아가, 비트라인 콘택플러그는 폴리실리콘을 포함하며, 비트라인은 배리어금속층, 비트라인 도전층 및 하드마스크층의 적층 구조이며, 제 2 스페이서는 비트라인 콘택플러그와 비트라인 콘택홀 사이에 매립된 것을 특징으로 한다.
나아가, 비트라인 콘택홀 저부의 제 1 스페이서의 두께는 비트라인 콘택홀 내측벽의 제 1 스페이서보다 두꺼운 것을 특징으로 한다.
한편, 본 발명에 따른 반도체 소자의 제조 방법은 활성영역을 포함하는 반도체 기판을 식각하여 상기 활성영역이 돌출된 비트라인 콘택홀을 형성하는 단계와, 상기 비트라인 콘택홀 내측벽 및 저부에 상기 활성영역 상측을 노출시키는 제 1 스페이서를 형성하는 단계와, 노출된 활성영역 상부에 비트라인 콘택플러그 및 비트라인을 형성하는 단계와, 비트라인 콘택플러그 및 비트라인을 포함하는 상기 반도체 기판 전체 표면에 제 2 스페이서를 형성하는 단계를 포함하는 것을 특징으로 한다.
나아가, 비트라인 콘택홀을 형성하는 단계에서 비트라인 콘택홀의 선폭은 상기 활성영역의 단축 선폭보다 크게 형성하는 것을 특징으로 하고, 제 1 스페이서를 형성하는 단계는 돌출된 활성영역을 포함하는 상기 비트라인 콘택홀 내에 절연막을 증착하는 단계와, 돌출된 활성영역 상측이 노출될때까지 식각 공정을 진행하여 상기 비트라인 콘택홀 내측벽 및 저부에 절연막을 남기는 단계를 포함하는 것을 특징으로 한다.
그리고, 식각 공정은 측면 식각(Lateral Etch) 공정이며, 측면 식각 공정은 LET(Light Etch Treatment) 방식을 적용하며, 습식 식각(Wet Etch) 방식을 적용하는 것을 특징으로 한다. 이때, 식각 공정은 SF6, O2, N2, HBr 및 이들의 조합 중 선택된 어느 하나의 가스를 사용하는 것을 특징으로 한다.
나아가, 비트라인 콘택플러그 및 비트라인을 형성하는 단계는 제 1 스페이서가 형성된 상기 비트라인 콘택홀 상부에 폴리실리콘층, 배리어금속층, 비트라인 도전층, 하드마스크층을 형성하는 단계와, 하드마스크층 상부에 비트라인을 정의하는 마스크 패턴을 형성하는 단계와, 비트라인을 정의하는 마스크 패턴을 식각마스크로 상기 하드마스크층, 상기 비트라인 도전층, 상기 배리어금속층, 상기 폴리실리콘층을 식각하는 단계를 포함하는 것을 특징으로 하고, 배리어 메탈층은 티타늄, 티타늄질화막 및 이들의 조합 중 어느 하나로 형성하며, 비트라인 도전층은 텅스텐을 포함하는 물질로 형성하며, 비트라인 하드마스크층은 질화막을 포함하는 물질로 형성하는 것을 특징으로 한다.
그리고, 폴리실리콘층을 식각하는 단계에서 폴리실리콘층이 비트라인 콘택플러그인 것을 특징으로 하고, 제 2 스페이서를 형성하는 단계에서 제 2 스페이서는 비트라인 콘택플러그 측벽의 비트라인 콘택홀을 매립하는 것을 특징으로 한다.
또한, 절연막은 질화막을 포함하는 물질로 형성하며, 제 2 스페이서를 형성하는 단계 이후 비트라인에 인접하는 저장전극 콘택플러그를 형성하는 단계를 더 포함하는 것을 특징으로 한다.
본 발명의 반도체 소자 및 그 제조 방법은 비트라인 콘택홀 저부에 제 1 스페이서를 형성하고, 이 제 1 스페이서의 두께를 증가시킴으로써 비트라인 및 비트라인 콘택플러그 형성 후 증착되는 제 2 스페이서가 매립되어야 할 깊이가 감소된다. 이로 인해, 제 2 스페이서 형성 시 보이드의 발생이 억제되고, 후속으로 진행되는 저장전극 콘택홀 형성 시 SAC 페일의 발생을 방지할 수 있는 효과를 제공한다.
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
도 2는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도.
도 3a 내지 도 3g는 본 발명에 따른 반도체 소자 및 그 제조 방법을 도시한 단면도.
이하 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 제조 방법의 실시예에 대해 상세히 설명하기로 한다.
도 2는 본 발명에 따른 반도체 소자를 도시한 단면도이다.
도 2를 참조하면, 활성영역(103) 및 소자분리막(105)을 포함하는 반도체 기판(100) 내에 비트라인 콘택홀(107)이 형성된다. 비트라인 콘택홀(107)은 활성영역(103)의 선폭보다 크게 형성되며, 활성영역(103)이 비트라인 콘택홀(107) 중앙부에 돌출된 형태로 구비된다. 이때, 도 2에 도시된 활성영역(103)은 평면상에서 활성영역(103) 단축 방향에 따른 절단면을 도시한 것이다.
또한, 비트라인 콘택홀(107) 내측벽 및 저부에 제 1 스페이서(110a)가 구비된다. 이때, 제 1 스페이서(110a)는 질화막을 포함하며, 비트라인 콘택홀(107) 저부에 형성된 제 1 스페이서(110a)의 두께는 비트라인 콘택홀(107)의 내측벽에 형성된 제 1 스페이서(110a)의 두께보다 두껍게 형성된다. 그리고, 비트라인 콘택홀(107) 저부에 형성된 제 1 스페이서(110a)는 돌출된 활성영역(103) 상측이 노출되도록 형성되어 돌출된 활성영역(103)과 동일한 두께로 형성된다.
그리고, 활성영역(103) 상부에 비트라인 콘택플러그(115) 및 비트라인(120)이 구비된다. 비트라인 콘택플러그(115)는 폴리실리콘을 포함하며, 비트라인(120)은 배리어 메탈층(미도시), 비트라인 도전층(120a) 및 비트라인 하드마스크층(120b)을 포함한다. 이때, 비트라인 콘택플러그(115)의 선폭은 비트라인 콘택홀(107)의 선폭에 비해 작게 형성되므로, 비트라인 콘택홀(107)이 완전히 매립되지 않고 비트라인 콘택플러그(115) 측면에 빈 공간이 생기게 된다. 비트라인 콘택플러그(115) 및 비트라인(120)을 포함하는 반도체 기판(100) 전체 표면에 제 2 스페이서(125)가 구비된다. 이때, 제 2 스페이서(125)는 질화막을 포함하며, 비트라인 콘택플러그(115) 측면의 빈공간에 완전히 매립된다.
상술한 바와 같이, 비트라인 콘택홀(107) 저부에 제 1 스페이서를 형성함으로써 제 2 스페이서가 갭필되어야 할 깊이(d2)를 감소시켜 보이드 발생을 억제할 수 있으며, 후속으로 형성되는 저장전극 콘택홀 형성 시 SAC 페일의 발생을 억제할 수 있다.
도 3a 내지 도 3g는 본 발명에 따른 반도체 소자의 제조 방법은 다음과 같다.
먼저, 도 3a를 참조하면 반도체 기판(100)을 식각하여 활성영역(103)을 정의하는 소자분리용 트렌치를 형성한다. 그 다음, 소자분리용 트렌치를 산화막으로 매립한 후 평탄화 식각하여 소자분리막(105)을 형성한다. 도 3b를 참조하면, 반도체 기판(100) 상부에 비트라인 콘택홀을 정의하는 마스크 패턴(108)을 형성한다. 그 다음, 이 마스크 패턴(108)을 식각 마스크로 반도체 기판(100)을 식각하여 비트라인 콘택홀(107)을 형성한다. 이때, 활성영역(103)과 소자분리막(105)의 식각 선택비 차이로 인해 비트라인 콘택홀(107) 중앙에 활성영역(103)이 돌출된 형태가 된다. 즉, 비트라인 콘택홀(107)은 활성영역(103)의 선폭보다 크게 형성된다. 이때, 도 3a 내지 도 3g에 도시된 활성영역(103)은 평면상에서 활성영역(103) 단축 방향에 따른 절단면을 도시한 것이다.
도 3c를 참조하면, 마스크 패턴(108)을 제거한 후 비트라인 콘택홀(107) 내에 스페이서 절연막(110)을 증착한다. 스페이서 절연막(110)은 질화막을 포함하는 물질로 형성하는 것이 바람직하다. 이때, 스페이서 절연막(110)은 비트라인 콘택홀(107) 내벽을 따라 증착되므로, 도 3c에서와 같이 활성영역(103)이 돌출된 부분이 움푹파인 형태로 증착된다.
그 다음, 도 3d를 참조하면 측면 식각(Lateral Etch) 공정을 진행하여 비트라인 콘택홀(107) 저부 및 내측벽에만 스페이서 절연막(110)을 남기도록 한다. 이렇게 남겨진 스페이서 절연막(110)을 제 1 스페이서(110a)라고 정의한다. 이때, 측면 식각 공정 시 활성영역(103) 상부가 노출될때까지 스페이서 절연막(110)이 식각되는데, 활성영역(103) 상부에 형성된 스페이서 절연막(110)의 두께와 동일하게 측벽의 스페이서 절연막(110)도 식각된다. 따라서, 비트라인 콘택홀(107) 내측벽에 제 1 스페이서(110a)가 형성될 수 있다. 측면 식각 공정은LET(Light Etch Treatment) 방식을 적용하고, 습식 식각(Wet Etch) 방식을 적용하는 것이 바람직하며, SF6, O2, N2, HBr 및 이들의 조합 중 선택된 어느 하나의 가스를 이용하여 진행한다. 이때, LET 방식은 다운 스트림(down stream) 방식의 식각 장비에서 CF4 및 O2의 혼합 가스를 이용하여 수행되며, 이러한 LET 공정을 통하여 제 1 스페이서(110a) 식각시 손상된 기판 표면을 큐어링(curing) 할 수 있다.
또한, 측면 식각 공정은 활성영역(103) 상측이 노출될때까지만 진행하도록 한다. 즉, 제 1 스페이서(110a)는 비트라인 콘택홀(107) 내의 활성영역(103) 상측이 노출되도록 형성된다. 또한, 비트라인 콘택홀(107) 저부에 형성된 제 1 스페이서(110a)는 돌출된 활성영역(103)의 두께만큼 형성되며, 비트라인 콘택홀(107) 저부에 형성된 제 1 스페이서(110a)는 비트라인 콘택홀(107) 내측벽에 형성된 제 1 스페이서(110a)의 두께보다 두껍게 형성되는 것이 바람직하다.
다음으로, 도 3e를 참조하면 제 1 스페이서(110a)가 형성된 비트라인 콘택홀(107)을 포함하는 반도체 기판(100) 전체 상부에 폴리실리콘층, 배리어 메탈층(미도시), 비트라인 도전층(120a) 및 비트라인 하드마스크층(120b)를 순차적으로 형성한다. 그 다음, 비트라인 하드마스크층(120b) 상부에 비트라인을 정의하는 마스크 패턴(미도시)을 형성하고, 이 마스크 패턴(미도시)을 식각 마스크로 비트라인 하드마스크층(120b), 비트라인 도전층(120a), 배리어 메탈층(미도시) 및 폴리실리콘층을 식각하여 비트라인(120) 및 비트라인 콘택플러그(115)를 형성한다. 즉, 비트라인(120)과 비트라인 콘택플러그(115)를 한번에 식각한다. 이때, 비트라인 콘택플러그(115)는 폴리실리콘층이 식각되어 형성되며, 비트라인 콘택플러그(115)의 선폭은 비트라인 콘택홀(107)의 선폭에 비해 작게 형성된다. 즉, 비트라인 콘택홀(107) 내에 비트라인 콘택플러그(115)가 형성된 이너 GBL(Global Bit Line)을 형성되며, 비트라인 콘택플러그(115) 측면과 비트라인 콘택홀(107) 내측벽에 형성된 제 1 스페이서(110a) 사이에 'A'와 같이 빈 공간이 생기게 된다.
그 다음, 도 3f를 참조하면 비트라인 콘택플러그(115) 및 비트라인(120)을 포함하는 반도체 기판(100) 전체 상부에 제 2 스페이서(125)를 형성한다. 제 2 스페이서(125)는 도 3e의 빈공간(A)에도 완전히 매립되도록 한다. 이때, 비트라인 콘택홀(107) 저부에 제 1 스페이서(110a)가 소정 높이 형성되어 있으므로, 제 2 스페이서(125)가 매립되어야 하는 부분의 깊이(d2)가 낮게 확보되므로 제 2 스페이서(125) 형성 시 높은 종횡비로 인해 갭필이 되지 않는 문제점을 억제할 수 있다. 이러한 제 2 스페이서(125)는 제 1 스페이서(110a)와 동일한 물질, 예컨대 질화막을 포함하는 물질로 형성한다.
도 3g를 참조하면, 제 2 스페이서(125)가 형성된 전체 상부에 층간 절연막(130)을 형성한다. 그 다음, 층간 절연막(130) 상부에 저장전극 콘택홀을 정의하는 마스크 패턴(미도시)를 형성한 후 이 마스크 패턴(미도시)을 식각 마스크로 층간 절연막(130) 및 반도체 기판(100) 상부의 제 2 스페이서(125)를 식각하여 저장전극 콘택홀(135)을 형성한 후 클리닝 공정을 진행한다. 층간절연막(130)은 스페이서 절연막(125)과 상이한 식각선택비를 가진 산화막 같은 물질이기 때문에 비트라인(120) 측벽에 형성된 제 2 스페이서(125)는 손실되지 않아 비트라인(120) 및 비트라인 콘택플러그(115)의 손실을 방지할 수 있다. 여기서, 도 3f에 도시된 바와 같이 제 2 스페이서(125)가 보이드 없이 매립됨에 따라 저장전극 콘택홀(135) 형성 시 SAC 페일(Self Align Contact Fail)을 방지할 수 있다.
본 발명은 기재된 실시예에 한정하는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않는 한 다양하게 수정 및 변형을 할 수 있음은 당업자에게 자명하다고 할 수 있는 바, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속하는 것이다.
100 : 반도체 기판 103 : 활성영역
105 : 소자분리막 107 : 비트라인 콘택홀
108 : 마스크 패턴 110 : 스페이서 절여막
110a : 제 1 스페이서 115 : 비트라인 콘택플러그
120a : 비트라인 도전층 120b : 비트라인 하드마스크층
120 : 비트라인 125 : 제 2 스페이서
130 : 층간 절연막 135 : 저장전극 콘택홀

Claims (24)

  1. 돌출된 활성영역을 포함하는 비트라인 콘택홀;
    상기 비트라인 콘택홀 내측벽 및 저부에 형성되며, 상기 활성영역 상측을 노출시키는 제 1 스페이서;
    상기 노출된 활성영역 상부에 구비되는 비트라인 콘택플러그 및 비트라인;
    상기 비트라인 콘택플러그 및 비트라인을 포함하는 반도체 기판 표면에 형성된 제 2 스페이서
    를 포함하는 것을 특징으로 하는 반도체 소자.
  2. 청구항 1에 있어서,
    상기 제 1 스페이서 및 제 2 스페이서는 질화막을 포함하는 것을 특징으로 하는 반도체 소자.
  3. 청구항 1에 있어서,
    상기 비트라인 콘택홀 저부에 형성된 상기 제 1 스페이서는 상기 돌출된 활성영역과 동일한 두께인 것을 특징으로 하는 반도체 소자.
  4. 청구항 1에 있어서,
    상기 비트라인 콘택홀의 선폭은 상기 활성영역의 단축 선폭보다 큰 것을 특징으로 하는 반도체 소자.
  5. 청구항 1에 있어서,
    상기 비트라인 콘택플러그의 선폭은 상기 비트라인 콘택홀을 선폭보다 작은 것을 특징으로 하는 반도체 소자.
  6. 청구항 1에 있어서,
    상기 비트라인 콘택플러그는 폴리실리콘을 포함하는 것을 특징으로 하는 반도체 소자.
  7. 청구항 1에 있어서,
    상기 비트라인은 배리어금속층, 비트라인 도전층 및 하드마스크층의 적층 구조인 것을 특징으로 하는 반도체 소자.
  8. 청구항 1에 있어서,
    상기 제 2 스페이서는 상기 비트라인 콘택플러그와 상기 비트라인 콘택홀 사이에 매립된 것을 특징으로 하는 반도체 소자.
  9. 청구항 1에 있어서,
    상기 비트라인 콘택홀 저부의 상기 제 1 스페이서의 두께는 상기 비트라인 콘택홀 내측벽의 상기 제 1 스페이서의 두께보다 큰 것을 특징으로 하는 반도체 소자.
  10. 활성영역을 포함하는 반도체 기판을 식각하여 상기 활성영역이 돌출된 비트라인 콘택홀을 형성하는 단계;
    상기 비트라인 콘택홀 내측벽 및 저부에 상기 활성영역 상측을 노출시키는 제 1 스페이서를 형성하는 단계;
    상기 노출된 활성영역 상부에 비트라인 콘택플러그 및 비트라인을 형성하는 단계; 및
    상기 비트라인 콘택플러그 및 비트라인을 포함하는 상기 반도체 기판 전체 표면에 제 2 스페이서를 형성하는 단계
    을 포함하는 반도체 소자의 제조 방법.
  11. 청구항 10에 있어서,
    상기 비트라인 콘택홀을 형성하는 단계에서
    상기 비트라인 콘택홀의 선폭은 상기 활성영역의 단축 선폭보다 크게 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  12. 청구항 10에 있어서,
    상기 제 1 스페이서를 형성하는 단계는
    상기 돌출된 활성영역을 포함하는 상기 비트라인 콘택홀 내에 절연막을 증착하는 단계; 및
    상기 돌출된 활성영역 상측이 노출될때까지 식각 공정을 진행하여 상기 비트라인 콘택홀 내측벽 및 저부에 절연막을 남기는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  13. 청구항 12에 있어서,
    상기 식각 공정은 측면 식각(Lateral Etch) 공정인 것을 특징으로 하는 반도체 소자의 제조 방법.
  14. 청구항 13에 있어서,
    상기 측면 식각 공정은 LET(Light Etch Treatment) 방식을 적용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  15. 청구항 13에 있어서,
    상기 측면 식각 공정은 습식 식각(Wet Etch) 방식을 적용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  16. 청구항 12에 있어서,
    상기 식각 공정은 SF6, O2, N2, HBr 및 이들의 조합 중 선택된 어느 하나의 가스를 사용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  17. 청구항 10에 있어서,
    상기 비트라인 콘택플러그 및 비트라인을 형성하는 단계는
    상기 제 1 스페이서가 형성된 상기 비트라인 콘택홀 상부에 폴리실리콘층, 배리어금속층, 비트라인 도전층, 하드마스크층을 형성하는 단계;
    상기 하드마스크층 상부에 비트라인을 정의하는 마스크 패턴을 형성하는 단계; 및
    상기 비트라인을 정의하는 마스크 패턴을 식각마스크로 상기 하드마스크층, 상기 비트라인 도전층, 상기 배리어금속층, 상기 폴리실리콘층을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  18. 청구항 17에 있어서,
    상기 배리어 메탈층은 티타늄, 티타늄질화막 및 이들의 조합 중 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  19. 청구항 17에 있어서,
    상기 비트라인 도전층은 텅스텐을 포함하는 물질로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  20. 청구항 17에 있어서,
    상기 비트라인 하드마스크층은 질화막을 포함하는 물질로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  21. 청구항 17에 있어서,
    상기 폴리실리콘층을 식각하는 단계에서 상기 폴리실리콘층이 비트라인 콘택플러그인 것을 특징으로 하는 반도체 소자의 제조 방법.
  22. 청구항 10에 있어서,
    상기 제 2 스페이서를 형성하는 단계에서
    상기 제 2 스페이서는 상기 비트라인 콘택플러그 측벽의 상기 비트라인 콘택홀을 매립하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  23. 청구항 12에 있어서,
    상기 절연막은 질화막을 포함하는 물질로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  24. 청구항 10에 있어서,
    상기 제 2 스페이서를 형성하는 단계 이후
    상기 비트라인에 인접하는 저장전극 콘택플러그를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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