KR100772687B1 - 반도체 소자 제조방법 - Google Patents

반도체 소자 제조방법 Download PDF

Info

Publication number
KR100772687B1
KR100772687B1 KR1020060038995A KR20060038995A KR100772687B1 KR 100772687 B1 KR100772687 B1 KR 100772687B1 KR 1020060038995 A KR1020060038995 A KR 1020060038995A KR 20060038995 A KR20060038995 A KR 20060038995A KR 100772687 B1 KR100772687 B1 KR 100772687B1
Authority
KR
South Korea
Prior art keywords
interlayer insulating
contact plug
forming
storage node
etching
Prior art date
Application number
KR1020060038995A
Other languages
English (en)
Other versions
KR20070106302A (ko
Inventor
최동구
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020060038995A priority Critical patent/KR100772687B1/ko
Priority to US11/595,440 priority patent/US7435677B2/en
Priority to CN2006101451850A priority patent/CN101064283B/zh
Publication of KR20070106302A publication Critical patent/KR20070106302A/ko
Application granted granted Critical
Publication of KR100772687B1 publication Critical patent/KR100772687B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug

Abstract

본 발명은 반도체 소자의 캐패시터 형성을 위한 층간절연막의 식각공정시 이용되는 하드마스크 패턴을 제거하는 과정에서 스토리지노드 콘택의 표면이 손상되는 것을 방지할 수 있는 반도체 소자 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 기판 상에 콘택홀이 개재된 제1 층간절연막을 형성하는 단계와, 상기 제1 콘택홀이 매립되도록 상기 제1 층간절연막 상에 도전막을 증착하는 단계와, 상기 제1 층간절연막의 상부면보다 상기 도전막의 상부면이 낮아져 표면 단차가 발생되도록 상기 도전막을 식각하여 상기 제1 콘택홀이 매립되는 콘택 플러그를 형성하는 단계와, 상기 제1 층간절연막보다 상기 콘택 플러그 상부에서 더 두껍게 증착되도록 식각정지막을 형성하는 단계를 포함하는 반도체 소자 제조방법을 제공한다.
스토리지노드 콘택, 식각정지막, 두께 마진, 하드마스크 패턴, 식각

Description

반도체 소자 제조방법{METHOD FOR MANUFACTURING A SEMICONDUCTOR DEVICE}
도 1a 내지 도 1c는 일반적인 COB(Capacitor Over Bit-line) 구조의 캐패시터 형성방법을 설명하기 위한 공정단면도.
도 2는 도 1a에서와 같이 스토리지노드 콘택 플러그(20)의 평탄화가 이루어진 상태를 도시한 TEM(Transmission Electron Microscope) 사진.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 반도체 소자의 캐패시터 형성방법을 설명하기 위해 도시한 공정단면도.
도 4는 도 3b에서와 같이 전면식각공정을 진행한 후 스토리지노드 콘택 플러그(40)의 표면 단차가 발생한 결과를 도시한 TEM 사진.
도 5는 도 3c에서와 같이 두께 단차를 갖는 식각정지용 질화막(41)이 증착된 후의 상태를 도시한 TEM 사진.
<도면의 주요 부분에 대한 부호의 설명>
10, 30 : 기판
11, 31 : 필드 산화막
12, 32 : 제1 층간절연막
13, 33 : 랜딩 플러그
14, 34 : 비트라인 도전막
15, 35 : 비트라인 하드마스크
17, 37 : 비트라인
18, 38 : 비트라인 스페이서
19, 39 : 제2 층간절연막
20, 40 : 스토리지노드 콘택 플러그
21, 41 : 식각정지용 질화막
22, 42 : 제3 층간절연막
23, 43 : 하드마스크 패턴
본 발명은 반도체 제조기술에 관한 것으로, 특히 DRAM(Dynamic Random Access Memory) 소자에 있어 COB(Capacitor Over Bit-line) 구조를 갖는 캐패시터 형성방법에 관한 것이다.
일반적으로, 반도체 메모리 소자로는 정보의 입력과 출력이 자유로우면서도 고용량을 갖는 DRAM(Dynamic Random Access Memory) 소자가 범용적으로 이용되고 있다. DRAM 소자는 일반적으로 전하의 형태로 데이타(data)를 저장하는 메모리 셀(memory cell) 영역과 데이터의 입출력을 위한 주변회로 영역으로 분리된다. 메모리 셀은 복수의 단위 셀로 이루어지는데, 각 단위 셀은 보편적으로 하나의 액세스 트랜지스터(access transistor)와 하나의 축적 캐패시터(storage capacitor)로 이루어진다.
최근에는, 고집적화에 따라 단위 셀의 크기가 감소하면서 캐패시터의 크기 또한 더욱 감소되어 가고 있는 추세에 있다. 따라서, 크기를 감소시키면서도 높은 축적 용량(capacitance)을 갖는 캐패시터를 제조하는 것이 보다 중요한 문제로 부각되고 있다. 이러한 기술적 문제 해결의 일환으로 기판 상에서 캐패시터가 차지하는 수평 면적은 증가시키지 않은 상태에서 캐패시터의 축적용량을 향상시키는 기술 개발이 이루어지고 있다.
그 일례를 캐패시터의 제조공정 순서 관점에서 살펴보면, 비트라인 형성 이전에 캐패시터가 형성되는 CUB(Capacitor Under Bit-line) 구조에서 비트라인 형성 이후에 캐패시터가 형성되는 COB(Capacitor Over Bit-line) 구조로 변경되었다. 이러한 COB 구조는 CUB 구조와 대비하여 비트라인 형성 이후에 캐패시터를 형성하므로 비트라인 공정 마진(margin)에 관계 없이 캐패시터를 형성하는 것이 가능하기 때문에, 제한된 면적에서 캐패시터의 축정용량을 증대시키는데 우수한 장점을 갖는다.
이하, 도 1a 내지 도 1c를 참조하여 일반적인 COB 구조의 캐패시터 형성방법에 대해 설명하기로 한다.
먼저, 도 1a에 도시된 바와 같이, 기판(10)에 소자간 분리를 위한 필드산화 막(11)을 형성한 후, 기판(10) 상부에 제1 층간절연막(12)을 형성한다. 여기서, 제1 층간절연막(12) 형성전에는 잘 알려진 바와 같이, 워드라인(미도시)을 포함하는 트랜지스터가 형성된다.
이어서, 제1 층간절연막(12) 내에 랜딩 플러그(13)를 형성한다. 그런 다음, 랜딩 플러그(13)를 포함한 제1 층간절연막(12) 상부에 비트라인 도전막(14)과 비트라인 하드마스크(15)의 순서로 적층된 다수의 비트라인(17)을 형성하고, 비트라인(17)의 양측벽에 비트라인 스페이서(18)를 형성한다.
이어서, 비트라인(17) 사이의 빈 공간을 충분히 채울때까지 전면에 제2 층간절연막(19)을 증착한 후, 제2 층간절연막(19)의 일부를 식각하여 비트라인(17) 사이의 랜딩 플러그(13) 표면을 노출시키는 스토리지노드 콘택홀(미도시)을 형성한다.
이어서, 스토리지노드 콘택홀을 도전막으로 매립시킨 후 제2 층간절연막(19)의 표면이 드러날때까지 전면식각공정(etch-back)을 실시하여 스토리지노드 콘택홀에 매립되는 스토리지노드 콘택 플러그(20)를 형성한다. 보통, 이러한 전면식각공정은 층간절연막 물질과 스토리지노드 콘택 플러그용 물질 간의 식각 선택비를 1:1로 하여 실시한다. 이로 인해, 도 2에서와 같이 스토리지노드 콘택 플러그(20)의 상부표면과 제2 층간절연막(19)의 상부표면 간에 단차 없이 스토리지노드 콘택 플러그(20)의 평탄화가 이루어질 수 있게 된다.
이어서, 도 1b에 도시된 바와 같이, 식각정지용 질화막(21)과 제3 층간절연막(22) 순으로 증착한 후, 제3 층간절연막(22) 상에 별도의 하드마스크 패턴(23)을 형성한다. 이때, 하드마스크 패턴(23)은 보통 질화막 또는 폴리실리콘으로 이루어지는데, 여기서는 스토리지노드 콘택 플러그(20) 물질과 동일한 물질, 예컨대 폴리실리콘으로 이루어진다.
이어서, 하드마스크 패턴(23)을 이용한 식각공정을 실시하여 제3 층간절연막(22)의 일부를 식각한다. 이때, 식각공정은 일단 식각정지용 질화막(21) 상에서 정지하게 된다.
이어서, 도 1c에 도시된 바와 같이, 별도의 식각공정을 실시하여 하드마스크 패턴(23, 도 1b 참조)을 제거한다. 이때, 하드마스크 패턴(23)을 제거하기 위한 식각공정시에는 스토리지노드 콘택 플러그(20) 상의 식각정지용 질화막(21) 두께가 매우 얇아 하드마스크 패턴(23)과 함께 스토리지노드 콘택 플러그(20) 상의 식각정지용 질화막(21)의 일부가 제거되면서 스토리지노드 콘택 플러그(20)의 표면이 노출되고, 노출된 부위의 스토리지노드 콘택 플러그(20)의 표면이 손상을 입는 문제('A' 부위 참조)가 발생한다.
이때, 스토리지노드 콘택 플러그(20)의 표면이 손상을 입는 이유는 하드마스크 패턴(23)이 스토리지노드 콘택 플러그(20)과 동일한 물질로 이루어져 있어 하드마스크 패턴(23) 제거시 스토리지노드 콘택 플러그(20) 또한 쉽게 제거될 수 있기 때문이다. 이러한 스토리지노드 콘택 플러그(20)의 표면 손상은 후속으로 형성될 캐패시터의 하부전극 및 유전체막의 증착시 증착불량을 유발하여 캐패시터 특성 저하 및 비트라인(17)과의 단락(short)에 의해 반도체 수율 저하를 초래하게 되는 문제가 있다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출된 것으로서, 반도체 소자의 캐패시터 제조공정에서 스토리지 노드용 층간절연막의 식각공정시 이용되는 하드마스크 패턴을 제거하는 과정에서 스토리지노드 콘택 플러그의 표면이 손상되는 것을 방지하여 소자의 동작 특성을 향상시킬 수 있는 반도체 소자 제조방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, 기판 상에 제1 콘택홀이 개재된 제1 층간절연막을 형성하는 단계와, 상기 제1 콘택홀이 매립되도록 상기 제1 층간절연막 상에 도전막을 증착하는 단계와, 상기 제1 층간절연막의 상부면보다 상기 도전막의 상부면이 낮아져 표면 단차가 발생되도록 상기 도전막을 식각하여 상기 제1 콘택홀이 매립되는 콘택 플러그를 형성하는 단계와, 상기 제1 층간절연막보다 상기 콘택 플러그 상부에서 더 두껍게 증착되도록 식각정지막을 형성하는 단계를 포함하는 반도체 소자 제조방법을 제공한다.
또한, 상기 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 워드라인, 랜딩 플러그 및 비트라인이 형성된 기판을 제공하는 단계와, 상기 비트라인을 덮도록 제1 층간절연막을 형성하는 단계와, 상기 랜딩 플러그의 상부면이 노출되도록 상기 제1 층간절연막을 식각하여 제1 콘택홀을 형성하는 단계와, 상기 제1 콘택홀이 매립되도록 상기 제1 층간절연막 상에 도전막을 증착하는 단계와, 상기 제1 층간절연막의 상부면보다 상기 도전막의 상부면이 낮아져 표면 단차가 발생되도록 상기 도전막을 식각하여 상기 제1 콘택홀이 매립되는 스토리지노드 콘택 플러그를 형성하는 단계와, 상기 제1 층간절연막보다 상기 스토리지노드 콘택 플러그 상부에서 더 두껍게 증착되도록 식각정지막을 형성하는 단계와, 상기 식각정지막 상부에 스토리지노드 패턴용 제2 층간절연막을 형성하는 단계와, 상기 제2 층간절연막 상부에 하드마스크 패턴을 형성하는 단계와, 상기 하드마스크 패턴을 이용한 식각공정을 통해 상기 제2 층간절연막을 식각하여 상기 식각정지막이 노출되는 스토리지노드 패턴용 제2 콘택홀을 형성하는 단계와, 상기 하드마스크 패턴을 제거하는 단계와, 상기 스토리지노드 콘택 플러그가 노출되도록 상기 스토리지노드 콘택 플러그 상에 잔류하는 상기 식각정지막을 제거하는 단계와, 상기 제2 콘택홀에 의해 형성된 단차를 따라 스토리지노드를 형성하는 단계를 포함하는 반도체 소자 제조방법을 제공한다.
삭제
통상, 반도체 소자의 캐패시터 형성을 위한 층간절연막 식각공정시에는 포토레지스트의 두께 마진 부족으로 인해 별도의 하드마스크 패턴을 이용하는데, 후속으로 이러한 하드마스크 패턴의 제거시 층간절연막 저부의 식각정지막 일부가 함께 제거되면서 식각정지막 저부의 콘택 플러그 표면이 손상되는 문제가 발생한다. 따라서, 본 발명에서는 콘택 플러그 상에는 하드마스크 패턴 제거시 제거되지 않을 정도의 두께로 식각정지막을 두껍게 형성하고 층간절연막 상에는 그보다 얇은 두께로 식각정지막을 형성함으로써, 후속 하드마스크 패턴 제거시 콘택 플러그 표면이 노출되지 않도록 하여 하드마스크 패턴 제거시 발생하는 콘택 플러그의 표면 손상을 방지할 수 있다. 특히, 본 발명은 하드마스크 패턴이 콘택 플러그와 동일한 물질로 이루어진 경우 가장 심각하게 발생하는 콘택 플러그의 표면 손상을 미연에 방지하여 반도체 소자의 안정성을 확보하면서 수율 안정화 효과를 얻을 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호는 표시된 부분은 동일한 구성요소들을 나타낸다.
실시예
도 3a 내지 도 3f는 본 발명의 실시예에 따른 반도체 소자의 캐패시터 형성방법을 설명하기 위해 도시한 공정단면도이다. 여기서는, 설명의 편의를 위해 DRAM 셀이 형성되는 셀 영역에서 워드라인이 신장된 방향으로 절단한 공정단면도를 도시하기로 한다.
먼저, 도 3a에 도시된 바와 같이, 반도체 기판(30)에 웰(well) 이온주입공정 및 문턱전압 조절용 이온주입공정을 실시하여 기판(30) 내에 복수의 웰 영역(미도 시)을 형성한다.
이어서, 소자 간 분리를 위해 LOCOS(LOCal Oxidation of Silicon) 공정 및/또는 STI(Shallow Trench Isolation) 공정을 이용하여 복수의 필드산화막(31)을 형성한다.
이어서, 기판(30)에 게이트 산화막 및 폴리 실리콘막이 적층 구조로 이루어진 게이트 전극(즉, 워드라인)을 형성한 후 그 측벽에 스페이서를 형성한다. 그 후 고농도 이온주입공정을 실시하여 게이트 전극의 양측으로 노출되는 기판(30) 내에 일정 깊이로 소오스 및 드레인 영역을 형성한다. 이로써, 단위 셀을 구성하는 트랜지스터가 완성된다.
이어서, 트랜지스터를 포함하는 전체 구조 상부를 덮도록 제1 층간절연막(32)을 형성한다. 이때, 제1 층간절연막(32)은 산화막 계열의 물질로 형성한다. 예컨대, HDP(High Density Plasma) 산화막, BPSG(Boron Phosphorus Silicate Glass)막, PSG(Phosphorus Silicate Glass)막, PETEOS(Plasma Enhanced Tetra Ethyle Ortho Silicate)막, PECVD(Plasma Enhanced Chemical Vapor Deposition)막, USG(Un-doped Silicate Glass)막, FSG(Fluorinated Silicate Glass)막, CDO(Carbon Doped Oxide)막 및 OSG(Organic Silicate Glass)막 중 어느 하나를 이용하여 단층막 또는 이들이 적층된 적층막으로 형성한다.
이어서, 제1 층간절연막(32)의 일부를 식각하여 제1 층간절연막(32) 내에 콘택홀(미도시)을 형성한 후, 상기 콘택홀이 매립되도록 도전막을 증착하여 랜딩 플러그(33)를 형성한다.
이어서, 랜딩 플러그(33)를 포함한 제1 층간절연막(32) 상부에 비트라인용 도전막(34)과 비트라인용 하드마스크(35)가 순차적으로 적층된 구조를 갖는 복수의 비트라인(37)을 형성한 후 비트라인(37)의 양측벽에 비트라인 스페이서(38)를 형성한다.
이어서, 비트라인(37) 사이의 빈 공간을 충분히 채울때까지 전면에 제2 층간절연막(39)을 증착한 후, CMP(Chemical Mechanical Polishing) 공정을 실시하여 제2 층간절연막(39)을 평탄화한다. 이때, 제2 층간절연막(39)은 제1 층간절연막(32)과 동일한 산화막 계열의 물질로 형성한다.
이어서, 도 3b에 도시된 바와 같이, 제2 층간절연막(39)의 일부를 식각하여 비트라인(37) 사이에 존재하는 랜딩 플러그(33)의 상부면이 노출되는 스토리지노드 콘택 플러그용 콘택홀(미도시)(이하, 스토리지노드 콘택홀이라 함)을 형성한다.
이어서, 스토리지노드 콘택홀이 완전히 매립되도록 스토리지노드 콘택 플러그용 도전막을 증착한다. 이때, 상기 도전막은 폴리실리콘 또는 텅스텐(W)으로 형성한다.
이어서, 상기 스토리지노드 콘택 플러그용 도전막을 평탄화한다. 이때, 평탄화공정은 전면식각공정을 실시한다. 여기서, 전면식각공정은 도 4에서와 같이 제2 층간절연막(39)과 스토리지노드 콘택 플러그(40) 간의 표면 단차('s' 부위 참조)가 발생할 수 있도록 실시한다. 바람직하게, 전면식각공정은 제2 층간절연막(39)의 상부표면이 스토리지노드 콘택 플러그(40)의 상부표면보다 일정 높이 높은 형태가 되도록 실시한다.
이를 위해, 전면식각공정시에는 제2 층간절연막(39)과 스토리지노드 콘택 플러그(40) 간의 식각 선택비가 적어도 1:3 이상-제2 층간절연막(39)에 비해 스토리지노드 콘택 플러그(40)가 3배 이상 식각이 이루어지도록 함-이 되도록 식각 가스를 조절한다. 이로써, 제2 층간절연막(39)의 상부표면보다 스토리지노드 콘택 플러그(40)의 상부표면이 200~700Å정도 낮아지게 되는 것이다. 이러한 전면식각공정시 식각 가스의 조절은 스토리지노드 콘택 플러그(40)를 이루는 물질에 따라 달라진다. 일례로, 스토리지노드 콘택 플러그(40)를 이루는 물질이 폴리실리콘인 경우에는 전면식각공정시 사용되는 식각 가스로 Cl2 및 HBr의 혼합가스를 사용하고, 스토리지노드 콘택 플러그(40)를 이루는 물질이 텅스텐인 경우에는 식각 가스로 SF6 및 N2의 혼합가스를 사용한다.
또한, 전면식각공정시에는 식각 장비로 모노(mono) RF 파워 소스(Power source)를 이용하는 RIE(Reactive Ion beam Etching) 또는 MERIE(Magnetically Enhanced RIE)를 사용하거나, 듀얼(dual) RF 파워 소스를 이용하는 TCP(Transformer Coupled Plasma) 또는 CCP(CAPACITANCE COUPLED PLASMA) 방식의 장비를 사용하는 것이 바람직하다.
한편, 제2 층간절연막(39)과 스토리지노드 콘택 플러그(40) 간의 단차를 형성하기 위해서는 상기에서 설명한 바와 같이 전면식각공정시 이 두 층(39, 40) 간의 식각 선택비를 조절하는 방법 이외에, 별도의 리세스(recess) 공정을 통해 스토리지노드 콘택 플러그(40)를 일정 깊이로 리세스시킬 수도 있다. 이 경우에는 스토 리지노드 콘택 플러그용 도전막을 평탄화공정-도전막만을 평탄화하는 공정-을 통해 평탄화한 후 별도로 리세스 공정을 추가하여 스토리지노드 콘택 플러그(40)를 리세스시킨다.
이어서, 도 3c에 도시된 바와 같이, 표면 단차를 갖는 제2 층간절연막(39)과 스토리지노드 콘택 플러그(40)를 포함하는 전체 구조 상부에 식각정지용 질화막(41)을 증착한다.
특히, 식각정지용 질화막(41)은 제2 층간절연막(39) 상부와 스토리지노드 콘택 플러그(40) 상부에서 서로 다른 높이 단차를 갖도록 증착한다. 예컨대, 제2 층간절연막(39) 상에서의 식각정지용 질화막(41)의 높이(H1)가 스토리지노드 콘택 플러그(40) 상에서의 식각정지용 질화막(41)의 높이(H2)보다 낮도록 식각정지용 질화막(41)을 증착한다. 바람직하게는, 제2 층간절연막(39) 상에서의 높이(H1)보다 스토리지노드 콘택 플러그(40) 상에서의 높이(H2)가 100~300Å 정도 높도록 한다. 이를 통해, 본 발명에서는 스토리지노드 콘택 플러그(40) 상에서의 식각정지용 질화막(41)의 두께 마진을 충분히 확보할 수 있다.
특히, 여기서 제2 층간절연막(39) 상에서의 높이(H1)와 스토리지노드 콘택플러그(40) 상에서의 높이(H2) 차로 100~300Å 정도를 최적화하는 이유는, 높이 차(H2-H1)가 100Å 이하이면 웨이퍼 내의 균일도를 고려할 경우 식각정지용 질화막(41)이 구멍이 뚫릴(punch) 수 있으며, 높이 차(H2-H1)가 300Å 이상이면 후속으 로 식각정지용 질화막(41)의 제거시 식각 시간의 증가로 인해 캐패시터 형성용 층간절연막인 제3 층간절연막(42)의 두께 손실(loss) 및 캐패시터 간의 간격이 줄어드는 부작용이 있을 수 있기 때문이다.
또한, 이러한 식각정지용 질화막(41)의 증착시에는 스텝 커버리지(step coverage)가 우수한 저압화학기상증착(LPCVD, Low Pressure Chemical Vapor Deposition) 방법을 이용한다. 이로써, 도 5에서와 같이 스토리지노드 콘택 플러그(40) 상에 증착되는 식각정지용 질화막(41)의 두께(b)가 제2 층간절연막(39) 상에 증착되는 식각정지용 질화막(41)의 두께(a)보다 두껍게(b>a) 된다.
이어서, 도 3d에 도시된 바와 같이, 식각정지용 질화막(41) 상에 제3 층간절연막(42)을 증착한 후, 제3 층간절연막(42) 상에 하드마스크 물질(미도시)을 증착한다. 이때, 제3 층간절연막(42)은 제1 층간절연막(32)과 동일한 산화막 계열의 물질로 형성한다.
이어서, 전면 상에 별도의 포토레지스트 패턴(미도시)을 형성한 후, 이를 이용한 식각공정을 통해 하드마스크 물질을 식각하여 하드마스크 패턴(43)을 형성한다. 이때, 하드마스크 패턴(43)은 스토리지노드 콘택 플러그(40)와 동일한 물질, 예컨대 폴리실리콘 또는 텅스텐으로 이루어지거나 스토리지노드 콘택 플러그(40)와 다른 절연물질, 예컨대 질화막으로 이루어진다.
한편, 하드마스크 패턴(43)을 형성하는 이유는, 반도체 소자 제조시 종횡비(aspect ratio)가 점차 증가함에 따라 포토레지스트막의 두께만으로는 패터닝하고자 하는 하부의 물질, 여기서는 제3 층간절연막(42)을 정상적으로 식각할 수 없 기 때문이다. 따라서, 하드마스크 패턴(43)을 형성하여 식각공정시 사용되는 마스크(mask)의 두께 마진을 확보하는 것이다.
이어서, 하드마스크 패턴(43)을 마스크로 이용한 식각공정을 통해 제3 층간절연막(42)을 식각하여 캐패시터의 하부전극인 스토리지노드용 패턴을 형성한다. 이때, 제3 층간절연막(42)과 식각 선택비가 다른 식각정지용 질화막(41) 상에서 식각공정이 일단 멈추게 된다.
이어서, 스트립(strip) 공정을 실시하여 포토레지스트 패턴을 제거한다.
이어서, 도 3e에 도시된 바와 같이, 하드마스크 패턴(43, 도 3d 참조)을 제거하기 위한 별도의 식각공정을 실시한다.
기존에는 이러한 하드마스크 패턴의 제거시 스토리지노드 콘택 플러그 상의 식각정지용 질화막의 두께가 얇아 하드마스크 패턴과 함께 식각정지용 질화막 일부가 제거되면서 스토리지노드 콘택 플러그가 노출되었고, 이에 따라 노출된 스토리지노드 콘택 플러그의 표면이 하드마스크 패턴 제거를 위한 식각액에 의해 손상되는 문제가 발생하였다. 특히, 하드마스크 패턴이 스토리지노드 콘택 플러그와 동일한 물질로 이루어진 경우에는 하드마스크 패턴 제거를 위한 식각액에 의해 노출된 스토리지노드 콘택 플러그의 표면이 큰 손상을 받게 된다.
따라서, 본 발명에서는 이러한 하드마스크 패턴(43)의 제거시 식각정지용 질화막(41)의 일부가 제거되어 스토리지노드 콘택 플러그(40)가 노출되지 않도록 하기 위하여, 스토리지노드 콘택 플러그(40) 상의 식각정지용 질화막(41)의 두께 마진을 충분히 확보하고 있다. 이로 인해, 하드마스크 패턴(43) 제거 후에도 스토리 지노드 콘택 플러그(40) 상에 식각정지용 질화막(41)이 일정 두께 잔류하게 되므로, 하드마스크 패턴(43) 제거시 스토리지노드 콘택 플러그(40)의 표면이 손상되는 것을 미연에 방지할 수 있다.
특히, 하드마스크 패턴(43)이 스토리지노드 콘택 플러그(40)와 동일한 물질로 이루어져 있다 하더라도 하드마스크 패턴(43) 제거시 스토리지노드 콘택 플러그(40) 상에 식각정지용 질화막(41)이 잔류하므로, 스토리지노드 콘택 플러그(40)의 표면 손상을 방지할 수 있어 DRAM 소자의 안정성 확보 및 수율 안정화 효과를 기대할 수 있다.
또한, 하드마스크 패턴(43)이 스토리지노드 콘택 플러그(40)와 다른 질화막 물질로 이루어져 있을 경우에도 하드마스크 패턴(43) 제거시 스토리지노드 콘택플러그(40) 상의 식각정지용 질화막(41)이 충분한 두께를 확보하고 있으므로 하드마스크 패턴(43)이 모두 제거되더라도 식각정지용 질화막(41)은 일정 두께 잔류하게 되므로 하드마스크 패턴(43) 제거로 인해 스토리지노드 콘택 플러그(40)가 직접 노출되지 않게 된다. 따라서, 하드마스크 패턴(43)의 제거공정시 스토리지노드 콘택플러그(40)의 표면이 손상되는 것을 확실히 방지할 수 있다.
이어서, 도 3f에 도시된 바와 같이, 식각공정을 실시하여 스토리지노드 콘택플러그(40) 상에 잔류하는 식각정지용 질화막(41)을 제거한다. 이로써, 스토리지노드 콘택 플러그(40)의 표면을 노출시키는 콘택홀(미도시)이 형성된다.
이후에는, 통상의 캐패시터 형성공정에 따라 콘택홀을 포함한 제3 층간절연막(42) 상부에 캐패시터의 하부전극, 유전막 및 상부전극을 형성하여 캐패시터 형 성을 완료한다.
본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 스토리지노드 콘택 플러그 상의 식각정지용 질화막 두께마진을 충분히 확보하여 하드마스크 패턴의 제거시 하드마스크 패턴과 함께 스토리지노드 콘택 플러그 상의 식각정지용 질화막이 제거되지 않고 잔류하도록 함으로써, 하드마스크 패턴 제거시 스토리지노드 콘택 플러그의 표면이 손상되는 것을 미연에 방지할 수 있다.
이를 통해, 반도체 소자의 안정성 확보 및 수율 안정화 효과를 기대할 수 있다.

Claims (18)

  1. 기판 상에 제1 콘택홀이 개재된 제1 층간절연막을 형성하는 단계;
    상기 제1 콘택홀이 매립되도록 상기 제1 층간절연막 상에 도전막을 증착하는 단계;
    상기 제1 층간절연막의 상부면보다 상기 도전막의 상부면이 낮아져 표면 단차가 발생되도록 상기 도전막을 식각하여 상기 제1 콘택홀이 매립되는 콘택 플러그를 형성하는 단계; 및
    상기 제1 층간절연막보다 상기 콘택 플러그 상부에서 더 두껍게 증착되도록 식각정지막을 형성하는 단계
    를 포함하는 반도체 소자 제조방법.
  2. 제 1 항에 있어서,
    상기 식각정지막을 형성한 후,
    상기 식각정지막 상부에 제2 층간절연막을 형성하는 단계;
    상기 제2 층간절연막 상부에 하드마스크 패턴을 형성하는 단계;
    상기 하드마스크 패턴을 이용한 식각공정을 통해 상기 제2 층간절연막을 식각하여 상기 식각정지막이 노출되는 제2 콘택홀을 형성하는 단계;
    상기 하드마스크 패턴을 제거하는 단계; 및
    상기 콘택 플러그가 노출되도록 상기 콘택 플러그 상에 잔류하는 상기 식각정지막을 제거하는 단계
    를 더 포함하는 반도체 소자 제조방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 콘택 플러그를 형성하는 단계는 전면식각공정으로 실시하는 반도체 소자 제조방법.
  4. 제 3 항에 있어서,
    상기 전면식각공정은 상기 제1 층간절연막의 상부면이 상기 콘택 플러그의 상부면보다 200~700Å의 두께만큼 높아지도록 실시하는 반도체 소자 제조방법.
  5. 제 4 항에 있어서,
    상기 전면식각공정은 상기 제1 층간절연막의 식각율에 비해 상기 콘택 플러그의 식각율이 적어도 3배가 되도록 식각가스를 조절하여 실시하는 반도체 소자 제조방법.
  6. 제 5 항에 있어서,
    상기 콘택 플러그가 폴리실리콘막으로 이루어지는 경우, 상기 식각가스는 Cl2 및 HBr의 혼합가스를 사용하는 반도체 소자 제조방법.
  7. 제 5 항에 있어서,
    상기 콘택 플러그가 텅스텐으로 이루어지는 경우, 상기 식각가스는 SF6 및 N2의 혼합가스를 사용하는 반도체 소자 제조방법.
  8. 제 5 항에 있어서,
    상기 전면식각공정은 RIE, MERIE, TCP 및 CCP 중 선택된 어느 하나의 식각장비를 이용하여 실시하는 반도체 소자 제조방법.
  9. 제 1 항 또는 제 2 항에 있어서,
    상기 식각정지막은 저압화학기상증착 방법으로 형성하는 반도체 소자 제조방법.
  10. 제 9 항에 있어서,
    상기 식각정지막은 상기 제1 층간절연막 상에서보다 상기 콘택 플러그 상에서 100~300Å 더 두껍게 형성하는 반도체 소자 제조방법.
  11. 제 2 항에 있어서,
    상기 하드마스크 패턴은 폴리실리콘, 텅스텐 및 질화막 중 선택된 어느 하나의 물질로 형성하는 반도체 소자 제조방법.
  12. 워드라인, 랜딩 플러그 및 비트라인이 형성된 기판을 제공하는 단계;
    상기 비트라인을 덮도록 제1 층간절연막을 형성하는 단계;
    상기 랜딩 플러그의 상부면이 노출되도록 상기 제1 층간절연막을 식각하여 제1 콘택홀을 형성하는 단계;
    상기 제1 콘택홀이 매립되도록 상기 제1 층간절연막 상에 도전막을 증착하는 단계;
    상기 제1 층간절연막의 상부면보다 상기 도전막의 상부면이 낮아져 표면 단차가 발생되도록 상기 도전막을 식각하여 상기 제1 콘택홀이 매립되는 스토리지노 드 콘택 플러그를 형성하는 단계;
    상기 제1 층간절연막보다 상기 스토리지노드 콘택 플러그 상부에서 더 두껍게 증착되도록 식각정지막을 형성하는 단계;
    상기 식각정지막 상부에 스토리지노드 패턴용 제2 층간절연막을 형성하는 단계;
    상기 제2 층간절연막 상부에 하드마스크 패턴을 형성하는 단계;
    상기 하드마스크 패턴을 이용한 식각공정을 통해 상기 제2 층간절연막을 식각하여 상기 식각정지막이 노출되는 스토리지노드 패턴용 제2 콘택홀을 형성하는 단계;
    상기 하드마스크 패턴을 제거하는 단계;
    상기 스토리지노드 콘택 플러그가 노출되도록 상기 스토리지노드 콘택 플러그 상에 잔류하는 상기 식각정지막을 제거하는 단계; 및
    상기 제2 콘택홀에 의해 형성된 단차를 따라 스토리지노드를 형성하는 단계
    를 포함하는 반도체 소자 제조방법.
  13. 제 12 항에 있어서,
    상기 스토리지 콘택 플러그를 형성하는 단계는 전면식각공정으로 실시하되, 상기 전면식각공정은 상기 제1 층간절연막의 상부면이 상기 스토리지노드 콘택 플러그의 상부면보다 200~700Å의 두께만큼 높아지도록 실시하는 반도체 소자 제조방 법.
  14. 제 13 항에 있어서,
    상기 전면식각공정은 상기 제1 층간절연막의 식각율에 비해 상기 스토리지노드 콘택 플러그의 식각율이 적어도 3배가 되도록 식각가스를 조절하여 실시하는 반도체 소자 제조방법.
  15. 제 14 항에 있어서,
    상기 스토리지노드 콘택 플러그가 폴리실리콘막으로 이루어지는 경우, 상기 식각가스는 Cl2 및 HBr의 혼합가스를 사용하는 반도체 소자 제조방법.
  16. 제 14 항에 있어서,
    상기 스토리지노드 콘택 플러그가 텅스텐으로 이루어지는 경우, 상기 식각가스는 SF6 및 N2의 혼합가스를 사용하는 반도체 소자 제조방법.
  17. 제 14 항에 있어서,
    상기 식각정지막은 상기 제1 층간절연막 상에서보다 상기 스토리지노드 콘택 플러그 상에서 100~300Å 더 두껍게 형성하는 반도체 소자 제조방법.
  18. 제 12 항 내지 제 17 항 중 어느 하나의 항에 있어서,
    상기 하드마스크 패턴은 폴리실리콘, 텅스텐 및 질화막 중 선택된 어느 하나의 물질로 형성하는 반도체 소자 제조방법.
KR1020060038995A 2006-04-28 2006-04-28 반도체 소자 제조방법 KR100772687B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020060038995A KR100772687B1 (ko) 2006-04-28 2006-04-28 반도체 소자 제조방법
US11/595,440 US7435677B2 (en) 2006-04-28 2006-11-09 Method for fabricating semiconductor device
CN2006101451850A CN101064283B (zh) 2006-04-28 2006-11-17 半导体器件的制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060038995A KR100772687B1 (ko) 2006-04-28 2006-04-28 반도체 소자 제조방법

Publications (2)

Publication Number Publication Date
KR20070106302A KR20070106302A (ko) 2007-11-01
KR100772687B1 true KR100772687B1 (ko) 2007-11-02

Family

ID=38648847

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060038995A KR100772687B1 (ko) 2006-04-28 2006-04-28 반도체 소자 제조방법

Country Status (3)

Country Link
US (1) US7435677B2 (ko)
KR (1) KR100772687B1 (ko)
CN (1) CN101064283B (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100587636B1 (ko) * 2005-03-03 2006-06-08 주식회사 하이닉스반도체 반도체 소자의 캐패시터 형성 방법
CN105990120B (zh) * 2015-02-17 2019-12-31 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法、电子装置
KR102593707B1 (ko) * 2016-10-05 2023-10-25 삼성전자주식회사 반도체 장치
US11205574B2 (en) 2020-03-05 2021-12-21 Winbond Electronics Corp. Method for forming a semiconductor memory structure
CN113496954B (zh) 2020-04-08 2023-08-29 长鑫存储技术有限公司 存储器的形成方法及存储器

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030006893A (ko) * 2001-07-10 2003-01-23 삼성전자 주식회사 개선된 측벽 스페이서 구조체를 갖는 비휘발성 반도체 장치
KR20030039236A (ko) * 2001-11-12 2003-05-17 주식회사 하이닉스반도체 강유전체 메모리 소자의 콘캐이브형 캐패시터 형성방법
KR20060000022A (ko) * 2004-06-28 2006-01-06 주식회사 하이닉스반도체 낸드형 플래쉬 메모리 소자의 제조방법

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5478772A (en) * 1993-04-02 1995-12-26 Micron Technology, Inc. Method for forming a storage cell capacitor compatible with high dielectric constant materials
US5381302A (en) * 1993-04-02 1995-01-10 Micron Semiconductor, Inc. Capacitor compatible with high dielectric constant materials having a low contact resistance layer and the method for forming same
KR100301370B1 (ko) * 1998-04-29 2001-10-27 윤종용 디램셀커패시터의제조방법
US6136643A (en) * 1999-02-11 2000-10-24 Vanguard International Semiconductor Company Method for fabricating capacitor-over-bit-line dynamic random access memory (DRAM) using self-aligned contact etching technology
KR100521362B1 (ko) * 2002-05-28 2005-10-12 삼성전자주식회사 스토리지 노드 형성방법
KR100532435B1 (ko) * 2003-05-15 2005-11-30 삼성전자주식회사 스토리지 노드 및 저항체를 포함하는 반도체 메모리 소자및 그 제조방법
US7223693B2 (en) * 2003-12-12 2007-05-29 Samsung Electronics Co., Ltd. Methods for fabricating memory devices using sacrificial layers and memory devices fabricated by same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030006893A (ko) * 2001-07-10 2003-01-23 삼성전자 주식회사 개선된 측벽 스페이서 구조체를 갖는 비휘발성 반도체 장치
KR20030039236A (ko) * 2001-11-12 2003-05-17 주식회사 하이닉스반도체 강유전체 메모리 소자의 콘캐이브형 캐패시터 형성방법
KR20060000022A (ko) * 2004-06-28 2006-01-06 주식회사 하이닉스반도체 낸드형 플래쉬 메모리 소자의 제조방법

Also Published As

Publication number Publication date
CN101064283B (zh) 2012-03-28
CN101064283A (zh) 2007-10-31
US7435677B2 (en) 2008-10-14
KR20070106302A (ko) 2007-11-01
US20070254473A1 (en) 2007-11-01

Similar Documents

Publication Publication Date Title
US9082784B2 (en) Method of fabricating a semiconductor device having stacked storage nodes of capacitors in cell region separated from peripheral region
US8618615B2 (en) Semiconductor device and fabrication method thereof
US8183112B2 (en) Method for fabricating semiconductor device with vertical channel
KR101205053B1 (ko) 반도체 소자 및 그 형성방법
JP5294182B2 (ja) 半導体素子のキャパシタストレージノードの形成方法
KR100587635B1 (ko) 반도체소자의 제조 방법
KR100378200B1 (ko) 반도체 소자의 콘택 플러그 형성방법
CN110061001B (zh) 半导体元件及其制作方法
KR100650632B1 (ko) 캐패시터의 제조 방법 및 이를 이용한 반도체 장치의 제조방법
KR100772687B1 (ko) 반도체 소자 제조방법
KR100301370B1 (ko) 디램셀커패시터의제조방법
US20150214234A1 (en) Semiconductor device and method for fabricating the same
KR101051593B1 (ko) 반도체 장치의 제조 방법
KR20090008675A (ko) 반도체 장치의 배선 구조물 및 이의 형성 방법
US8445957B2 (en) Semiconductor device and method of manufacturing the same
KR100755673B1 (ko) 반도체 소자 제조 방법 및 이에 따라 제조된 반도체 소자
KR20060131144A (ko) 반도체 소자의 컨택 플러그 형성방법
KR20040057485A (ko) 반도체소자 제조 방법
KR20110013033A (ko) 매립게이트를 구비한 반도체장치 제조 방법
KR100875048B1 (ko) 반도체 소자 및 그 제조 방법
KR20130022957A (ko) 반도체 장치의 비트라인 및 그의 제조 방법
KR20070114462A (ko) 반도체소자의 랜딩플러그컨택 형성방법
KR20080060385A (ko) 반도체 소자 제조방법
KR20070002325A (ko) 반도체 소자 제조방법
KR20080095669A (ko) 콘택 구조물 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110923

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20120921

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee