KR100650632B1

KR100650632B1 - 캐패시터의 제조 방법 및 이를 이용한 반도체 장치의 제조방법

Info

Publication number: KR100650632B1
Application number: KR1020050107534A
Authority: KR
Inventors: 이우성; 강만석; 김태한; 이금주
Original assignee: 삼성전자주식회사
Priority date: 2005-11-10
Filing date: 2005-11-10
Publication date: 2006-11-27
Also published as: US20070111462A1; US7629218B2

Abstract

향상된 특성을 갖는 캐패시터의 제조 방법 및 이를 이용한 반도체 장치의 제조 방법이 개시된다. 기판 상에 패드를 포함하는 절연막을 형성한다. 절연막 상에 식각 저지막을 형성한 후, 식각 저지막 상에 몰드막을 형성한다. 제1 식각 공정으로 몰드막을 식각하여 식각 저지막을 노출시키는 제1 콘택홀을 형성한 다음, 제2 식각 공정으로 몰드막을 부분적으로 식각하여 제1 콘택홀보다 넓은 폭을 갖는 제2 콘택홀을 형성한다. 제3 식각 공정으로 노출된 식각 저지막을 식각하여 패드를 노출시키는 제3 콘택홀을 형성한 후, 제4 식각 공정으로 노출된 패드 상의 자연 산화막을 제거하여 캐패시터 콘택홀을 형성한다. 캐패시터 콘택홀 내에 도전막을 형성하여 캐패시터를 형성한다. 몰드막 부분과 식각 저지막 부분의 콘택홀의 폭의 차이가 거의 발생하지 않아 도전막 형성 시 균일한 형성이 가능하고 콘택홀 하부의 식각 저지막 부분에도 유전막 및 상부 전극을 형성할 충분한 폭을 확보할 수 있다.

Description

캐패시터의 제조 방법 및 이를 이용한 반도체 장치의 제조 방법{Method for manufacturing a capacitor and method for manufacturing a semiconductor device using the same}

도 1a 및 도 1b는 종래의 캐패시터의 제조 방법을 도시하는 단면도들이다.

도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 캐패시터의 제조 방법을 설명하기 위한 단면도들이다.

도 3a 내지 도 3h는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.

＜도면의 주요 부분에 대한 부호의 설명＞

110, 242 : 식각 저지막 115, 245 : 몰드막

121, 254 : 제1 콘택홀 122, 252 : 제2 콘택홀

124, 254 : 제3 콘택홀 133, 263 : 하부전극

266 : 유전막 269 : 상부전극

본 발명은 캐패시터의 제조 방법 및 이를 이용한 반도체 장치의 제조 방법에 관한 것으로, 보다 상세하게는 향상된 특성을 갖는 캐패시터의 제조 방법 및 이를 이용한 반도체 장치의 제조 방법에 관한 것이다.

일반적으로 DRAM 장치와 같은 메모리용 반도체 장치들은 데이터나 프로그램의 명령과 같은 정보를 기억하는 장치로서 그로부터 기억된 정보를 읽어내기도 하고 장치에 다른 정보를 기억시킬 수 있다. 하나의 메모리 장치는 대개 1개의 트랜지스터와 1개의 캐패시터로 구성된다. 통상적으로 DRAM 소자 등에 포함되는 캐패시터는 하부 전극, 유전막 및 상부 전극 등으로 구성된다. 이와 같은 캐패시터를 포함하는 메모리 장치의 용량을 향상시키기 위해서는 캐패시터의 정전 용량을 증가시키는 것이 매우 중요하다.

현재, DRAM 장치의 집적도가 기가급 이상으로 증가함에 따라 단위 셀 당 허용 면적의 감소가 지속되면서 높은 캐패시턴스를 확보하기 위하여, 평탄형 구조로부터 점차로 박스 형상 또는 실린더 형상으로 캐패시터를 형성하고 있다. 하지만, 현재와 같이 0.1μm 이하의 초미세 선폭 기술을 적용한 기가급 이상의 DRAM 장치에 있어서, 허용된 셀 면적 내에서 높은 캐패시턴스를 얻기 위해서는 필연적으로 캐패시터의 종횡비(aspect ratio)가 증가할 수밖에 없다.

도 1a 내지 도 1b는 종래의 캐패시터의 제조 방법을 설명하기 위한 단면도들을 도시한 것이다.

도 1a를 참조하면, 반도체 기판(도시되지 않음)의 상부에 형성된 층간 절연막(10)에 상기 반도체 기판의 콘택 영역(도시되지 않음)들을 노출시키는 콘택홀을 형성한다.

상기 콘택홀 내에 패드(15)를 형성한 다음, 패드(15) 및 층간 절연막(10) 상에 질화물을 포함하는 식각 저지막(20)을 형성한다.

식각 저지막(20) 상에 몰드막(25)을 형성한다. 예를 들면, 몰드막(25)은 boro phosphor silicate glass(BPSG), phosphor silicate glass(PSG), undopped silicate glass(USG), high density plasma(HDP) 산화물, tetraethylorthosilicate(TEOS) 또는 plasma enhancecd-tetraethyl orthosilicate(PE-TEOS) 등으로 이루어진다.

몰드막(25)상에 스토리지 노드 마스크막 형성을 위한 마스크막(도시되지 않음)을 형성한다.

도 1b를 참조하면, 일반적인 사진 식각 공정을 사용하여 상기 마스크막, 몰드막(25) 및 식각 저지막(20)을 차례로 패터닝함으로써, 패드(15)를 노출시키는 개구(30)를 형성한다.

캐패시터의 하부 전극 형성을 위한 도전막 증착 전에, 캐패시턴스를 증가시키고 노출된 패드(15) 상에 형성되는 자연 산화막(native oxide layer) 등의 오염원을 제거하기 위하여 전 세정(pre-cleaning) 공정을 수행한다.

상기 전세정은 주로 HF계열의 식각 용액을 이용하는 습식 식각으로 진행된다. 따라서, 세정 과정에서 실리콘 산화물을 포함하는 몰드막(25)의 일정 두께가 제거된다. 반면에, 식각 저지막(20)은 실리콘 질화물을 포함하므로 거의 제거되지 않는다. 이러한 몰드막(25)과 식각 저지막(20)의 식각율의 차이 때문에, 개구(30)는 상부(30a), 즉 몰드막(25) 부분의 크기가 더 넓어져 하부(30b), 즉 식각 저지막 (20) 부분과 단차가 생기는 측벽 모양을 갖게 된다. 따라서, 이웃하는 개구(30) 사이의 거리가 짧아져 캐패시터의 하부 전극들이 쓰러지는 결함(leaning defect)이 발생하는 문제점이 있다.

이를 방지하기 위하여, 전 세정 공정에서 개구(30)가 넓어지는 것을 감안하여 처음에는 개구(30)를 좁게 형성하는 방법이 있다. 그러나, 이러한 경우 식각 저지막(20) 부분의 개구의 하부(30b)는 전 세정 공정에서 식각되지 않으므로, 식각 저지막(20) 부분의 개구의 하부(30b)는 초기 크기를 그대로 유지하게 되고, 이에 따라 후속하는 공정에서 개구의 하부(30b)에서는 하부 전극, 유전막 및 상부 전극을 형성하기 위한 충분한 공간을 확보할 수 없는 문제점이 발생한다.

본 발명의 제1 목적은 향상된 특성을 갖는 캐패시터의 제조 방법을 제공하는 것이다.

본 발명의 제2 목적은 향상된 특성을 갖는 캐패시터를 구비하는 반도체 장치의 제조 방법을 제공하는 것이다.

상술한 본 발명의 제1 목적을 달성하기 위하여, 본 발명의 바람직한 실시예에 따른 캐패시터의 제조 방법에 있어서, 먼저 기판 상에 패드를 포함하는 절연막을 형성한다. 상기 절연막 상에 식각 저지막을 형성한 다음, 상기 식각 저지막 상에 몰드막을 형성한다. 제1 식각 공정으로 상기 몰드막을 식각하여 상기 식각 저지막을 노출시키는 제1 콘택홀을 형성한 후, 제2 식각 공정으로 상기 몰드막을 부분 적으로 식각하여 상기 제1 콘택홀보다 넓은 폭을 갖는 제2 콘택홀을 형성한다. 제3 식각 공정으로 상기 노출된 식각 저지막을 식각하여 상기 패드를 노출시키는 제3 콘택홀을 형성한다. 제4 식각 공정으로 상기 노출된 패드 상의 자연 산화막을 제거하여 캐패시터 콘택홀을 형성한 다음, 상기 캐패시터 콘택홀 내에 도전막을 형성한다.

본 발명의 제2 목적을 달성하기 위하여, 본 발명의 바람직한 실시예에 따른 반도체 장치의 제조 방법에 있어서, 먼저 기판에 콘택 영역을 형성한다. 상기 콘택 영역에 접촉하는 패드를 형성한 후, 상기 패드를 덮으면서 상기 기판 상에 절연막을 형성한다. 상기 절연막 상에 식각 저지막을 형성한 다음, 상기 식각 저지막 상에 몰드막을 형성한다. 제1 식각 공정으로 상기 몰드막을 식각하여 상기 식각 저지막을 노출시키는 제1 콘택홀을 형성한 후, 제2 식각 공정으로 상기 몰드막을 부분적으로 식각하여 상기 제1 콘택홀보다 넓은 폭을 갖는 제2 콘택홀을 형성한다. 제3 식각 공정으로 상기 노출된 식각 저지막을 식각하여 상기 패드를 노출시키는 제3 콘택홀을 형성한 다음, 제4 식각 공정으로 상기 노출된 패드 상의 자연 산화막을 제거하여 캐패시터 콘택홀을 형성한다. 상기 캐패시터 콘택홀 내에 하부 전극을 형성한 후, 상기 하부 전극 상에 유전막 및 상부 전극을 형성하여 반도체 장치를 제조한다.

본 발명에 따르면, 캐패시터의 형성을 위한 캐패시터 콘택홀 형성시 콘택홀의 폭을 단계적으로 확장한다. 또한 패드 상의 자연 산화막을 제거하기 위한 식각 공정에서 자연 산화막과 몰드막의 식각율은 거의 동일하기 때문에 식각율의 차이에 의해 자연 산화막이 식각되는 동안 몰드막이 과식각되어 캐패시터 콘택홀의 상부 폭이 하부 폭보다 넓어지게 되는 현상을 방지할 수 있다. 즉, 몰드막 부분과 식각 저지막 부분의 캐패시터 콘택홀의 폭의 차이가 거의 발생하지 않아, 캐패시터 콘택홀의 측벽에 단차가 생기는 현상을 방지할 수 있다. 따라서, 후속하는 공정에서 하부 전극 형성을 위한 도전막 형성 시 균일한 형성이 가능하고 콘택홀 하부의 식각 저지막 부분에도 후속 공정에서 하부 전극, 유전막 및 상부 전극을 형성할 충분한 공간을 확보할 수 있다.

이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 캐패시터의 제조 방법 및 이를 이용한 반도체 장치의 제조 방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 층(막), 영역, 패드, 패턴들 또는 구조물들 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 영역, 패드, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 패드, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 패드 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 패드, 다른 패턴 또는 다른 구조물들이 기판 상에 추가적으로 형성될 수 있다. 또한, 각 층(막), 영역, 패드, 전극, 패턴 또는 구조물들이 "제1", "제2"," 제3" 및/또는 " 제4"로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 층(막), 영역, 패드, 패턴 또는 구조물들을 구분하기 위한 것이다. 따라서, "제1", "제2", "제3" 및/또는 "제4"는 각 층(막), 영역, 전극, 패드, 패턴 또는 구조물들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.

캐패시터의 제조 방법

도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 캐패시터의 제조 방법을 설명하기 위한 단면도들이다. 도 2a 내지 도 2f에 있어서, 실질적으로 동일한 부재들에 대해서는 동일한 참조 번호를 사용한다.

도 2a를 참조하면, 기판(도시되지 않음) 상에 절연막(100)을 형성한다. 상기 기판은 실리콘 웨이퍼, SOI 기판 또는 금속 산화물 단결정 기판 등을 포함한다. 절연막(100)은 그 내부를 관통하여 형성된 패드(105)를 포함하며, 패드(105)는 절연막(100) 하부에 위치하는 하부 패드, 플러그, 콘택 또는 콘택 영역 등과 같은 하부 도전성 구조물과 전기적으로 연결된다. 절연막(100)은 실리콘 산화물과 같은 산화물을 사용하여 형성된다. 예를 들면, 절연막(100)은 BPSG, PSG, USG, flowable oxide (FOX), HDP-CVD 산화물, TEOS 또는 PE-TEOS 등의 산화물을 사용하여 형성된다.

본 발명의 일 실시예에 따르면, 패드(105)가 형성된 절연막(100)상에 층간 절연막이 더 형성될 수 있다. 상기 층간 절연막은 USG, BPSG, PSG, SOG, TEOS, PE-TEOS 또는 HDP-CVD 산화물과 같은 산화물을 이용하여 형성된다. 상기 층간 절연막 은 하부 구조물과 후속하여 형성되는 캐패시터의 하부 전극(133)을 전기적으로 절연시키는 역할을 한다. 상기 층간 절연막의 상면을 화학 기계적 연마 공정(chemical mechanical polishing: CMP) 공정, 에치백 공정 또는 이들을 조합한 공정을 이용하여 평탄화시킬 수 있다.

절연막(100) 상에 식각 저지막(110)을 형성한다. 식각 저지막(110)은 절연막(100) 및 후속하여 형성되는 몰드막(115)에 대하여 식각 선택비를 갖는 물질을 사용하여 형성한다. 예를 들면, 식각 저지막(110)은 실리콘 질화물과 같은 질화물을 사용하여 형성한다.

식각 저지막(110) 상에 캐패시터의 하부 전극을 형성하기 위한 몰드막(115)을 형성한다.

몰드막(115)의 두께는 캐패시터에 요구되는 캐패시턴스에 따라 적절하게 조절 가능하다. 캐패시터의 높이는 주로 몰드막(115)의 두께에 의하여 결정되므로, 반도체 장치에 따라 요구되는 캐패시턴스를 갖는 캐패시터를 형성하기 위하여 몰드막(115)의 두께를 적절하게 조절할 수 있다.

본 발명의 일 실시예에 따르면, 몰드막(115)은 USG, BPSG, PSG, SOG, FOX, TEOS, PE-TEOS, HDP-CVD 산화물과 같은 산화물을 이용하여 형성된다.

본 발명의 다른 실시예에 따르면 몰드막(115)은 상기 산화물들 중 상이한 식각 선택비를 갖는 두 가지 이상의 산화물을 사용하여 2층 이상의 다층막 구조로 형성할 수 있다.

도 2b를 참조하면, 몰드막(115) 상에 몰드막(115)에 대하여 식각 선택비를 갖는 물질을 사용하여 마스크층을 형성한다. 예를 들면, 상기 마스크층은 폴리실리콘이나 실리콘 질화물을 사용하여 형성한다.

상기 마스크층 상에 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 포토레지스트 패턴을 식각 마스크로 이용하여 상기 마스크층을 패터닝함으로써, 몰드막(115) 상에 캐패시터의 하부 전극을 형성하기 위한 마스크 패턴(118)을 형성한다.

본 발명의 다른 실시예에 따르면, 상기 마스크층과 상기 포토레지스트 패턴사이에 사진 식각 공정의 공정 마진을 충분하게 확보하기 위하여 반사 방지막을 더 형성할 수 있다.

상기 포토레지스트 패턴을 애싱 공정 및/또는 스트리핑 공정을 이용하여 제거한 후, 마스크 패턴(118)을 식각 마스크로 이용하여 몰드막(115)을 부분적으로 식각하는 제1 식각 공정을 수행한다. 상기 제1 식각 공정에 따라 몰드막(115)을 관통하여 식각 저지막(110)을 노출시키는 제1 콘택홀(121)이 형성된다. 본 발명의 일 실시예에 따르면, 상기 제1 식각 공정은 불소(F)를 포함하는 식각 용액을 이용하는 습식 식각 공정을 포함한다. 예를 들면, 상기 제1 식각 공정은 LAL 용액과 같은 식각 용액을 사용하여 진행된다.

제1 콘택홀(121)은 후속하는 제2 식각 공정에 의해 측면이 더 식각될 수 있으므로, 최종적으로 형성하고자 하는 캐패시터 콘택홀(124)(도 2d 참조)의 폭보다 좁은 폭을 갖도록 형성된다.

본 발명의 다른 실시예에 따르면, 몰드막(115) 상에 포토레지스트 패턴을 형 성하고, 상기 포토레지스트 패턴을 식각 마스크로 사용하는 제1 식각 공정을 수행함으로써 식각 저지막(110)을 노출시키는 제1 콘택홀(121)을 형성할 수도 있다. 이 경우, 상기 제1 식각 공정은 불소를 함유하는 식각 가스를 사용하여 건식 식각 공정을 포함한다.

도 2c를 참조하면, 몰드막(115)에 제1 콘택홀(121)을 형성한 후, 제2 식각 공정을 실시하여 제1 콘택홀(121) 보다 확장된 폭을 갖는 제2 콘택홀(122)을 형성한다. 본 발명의 일 실시예에 따르면, 상기 제2 식각 공정은 SC1 용액 또는 불산(HF) 용액을 사용하는 습식 세정 공정을 포함한다. 본 발명의 다른 실시예에 따르면, 상기 제2 식각 공정은 불소를 포함하는 식각 가스를 사용하는 건식 식각 공정을 포함한다.

상기 제2 식각 공정은 제1 콘택홀(121) 형성 시, 제1 콘택홀(121)의 측벽과 저면 상에 남아 있는 파티클과 같은 오염 물질을 제거하고 캐패시터의 하부 전극(133)(도 2f 참조)의 면적을 보다 증가시키기 위하여 수행된다. 상기 제2 식각 공정에 의하여 제1 콘택홀(121)에 의해 노출된 몰드막(115)의 측면이 부분적으로 식각되기 때문에, 제1 콘택홀(122)의 폭보다 더 넓은 폭을 갖는 제2 콘택홀(122)이 형성된다. 제2 콘택홀(122)의 폭은 상기 제2 식각 공정에 사용되는 식각 용액이나 식각 가스의 종류, 유량 및 공정 시간 등의 공정 조건을 조절함으로써 변화시킬 수 있다.

도 2d를 참조하면, 제3 식각 공정을 수행하여 제2 콘택홀(121)을 통하여 노출된 식각 저지막(110)을 식각한다. 상기 제3 식각 공정은 인산을 포함하는 식각 용액을 사용하여 수행된다. 이에 따라, 패드(105)를 노출시키는 제3 콘택홀(124)이 형성된다. 제3 콘택홀(124)은 제2 콘택홀(122)과 실질적으로 동일한 직경을 가진다.

제3 콘택홀(124)을 형성한 후, 제3 콘택홀(124)을 통해 노출되는 패드(105) 표면에 형성된 자연 산화막(native oxide layer)을 제거하기 위하여 제4 식각 공정을 수행한다. 패드(105)로부터 자연 산화막이 제거되면 캐패시터의 하부 전극(133)과 패드(105)와의 콘택 저항을 향상시킬 수 있다.

본 발명의 일 실시예에 따르면, 상기 제4 식각 공정은 플라즈마 자연 산화막 세정(plasma native oxide cleaning: PNC) 공정을 포함한다. 상기 플라즈마 자연 산화막 제거 세정 공정은 예를 들면, 불화탄소(fluorocarbon) 가스, 산소 가스, 수소 가스, 질소 가스 또는 이들의 혼합 가스로부터 생성된 플라즈마를 사용하여 수행될 수 있다.

상기 제4 식각 공정에 있어서, 패드(105) 상에 형성된 자연 산화막과 몰드막(115)은 상기 플라즈마에 대하여 실질적으로 동일한 식각율을 갖기 때문에, 식각율의 차이로 인해 몰드막(115)이 더 식각되어 제3 콘택홀(124)의 상부 폭이 지나치게 확장되는 현상을 방지할 수 있다. 이에 따라, 제3 콘택홀(124)의 상부가 하부보다 더 넓어져 이웃하는 캐패시터의 하부 전극끼리 서로 연결되는 현상을 방지할 수 있다.

또한, 제3 콘택홀(124) 가운데 몰드막(115)을 측벽으로 하는 부분과 식각 저지막(110)을 측벽으로 하는 부분 사이에 폭의 차이가 거의 발생하지 않기 때문에, 제3 콘택홀(124)의 측벽에 단차가 생기는 현상을 방지할 수 있다. 이에 따라, 몰드막(124)에 캐패시터의 하부 전극(133) 형성을 위한 도전막(127)(도 2e 참조)을 형성할 경우, 도전막(127)이 균일한 두께로 형성된다. 또한, 제3 콘택홀(124) 하부에서 식각 저지막(110)이 제3 콘택홀(124)의 내측으로 돌출되지 않기 때문에 하부 전극(133)의 하부 폭이 좁아지는 현상을 방지할 수 있다.

도 2e를 참조하면, 몰드막(115)으로부터 마스크 패턴(118)을 제거한 후, 제3 콘택홀(124)에 의해 노출된 패드(105), 제3 콘택홀(124)의 측벽 및 몰드막(115) 상에 하부 전극(133)을 형성하기 위한 도전막(127)을 형성한다. 도전막(127)은 예를 들면, N형 또는 P형 불순물이 도핑된 폴리실리콘, 금속 또는 도전성 금속 질화물 등으로 이루어질 수 있다. 또한, 본 발명의 일 실시예에 따르면 도전막(127)은 균일한 두께를 갖도록 저압 화학 기상 증착(LPCVD) 공정 및 도핑 공정을 통해 형성할 수 있다.

제3 콘택홀(124)들을 충분히 매립하도록 도전막(127) 상에 희생막(130)을 형성한다. 희생막(130)은 BPSG, PSG, USG, SOG, HDP-CVD 산화물, PE-TEOS 산화물 등을 이용하여 형성될 수 있다. 본 발명의 일 실시예에 따르면 희생막(130)은 몰드막(115)과 실질적으로 동일한 물질로 형성될 수 있다. 희생막(130)은 도전막(127)을 식각하여 하부 전극(133)을 형성하는 동안 하부 전극(133)을 보호하는 역할을 한다.

도 2f를 참조하면, 화학 기계적 연마(CMP) 및/또는 에치백 공정으로 몰드막(115)이 노출될 때까지 희생막(130) 및 몰드막(115) 상의 도전막(127)을 제거한다.

제3 콘택홀(124) 내부에 남아 있는 희생막(130) 및 몰드막(115)을 습식 식각 공정을 포함하는 제5 식각 공정으로 제거한다. 이에 따라, 셀 단위로 분리된 캐패시터의 하부 전극(133)이 형성된다. 희생막(130) 및 몰드막(115)은 예를 들면, BOE 용액 또는 불산(HF) 용액을 사용하여 제거된다.

하부 전극(133) 상부에 유전막 및 상부 전극을 차례로 형성하여, 상기 기판 상부에 캐패시터를 형성한다.

반도체 장치의 제조 방법

도 3a 내지 도 3h는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들을 도시한 것이다. 도 3a 내지 도 3h에 있어서, 실질적으로 동일한 부재들에 대해서는 동일한 참조 번호를 사용한다.

도 3a를 참조하면, 쉘로우 트렌치 소자 분리(shallow trench isolation: STI) 공정 또는 실리콘 부분 산화법(local oxidation of silicon: LOCOS) 등과 같은 소자 분리 공정을 이용하여 반도체 기판(200)에 소자 분리막(203)을 형성한다. 이에 따라 반도체 기판(200)에는 액티브 영역 및 필드 영역이 정의된다.

소자 분리막(203)이 형성된 반도체 기판(200)상에 열산화 공정(thermal oxidation) 또는 화학 기상 증착(CVD) 공정을 이용하여 얇은 두께를 갖는 게이트 산화막을 형성한다. 상기 게이트 산화막은 반도체 기판(200) 중 소자 분리막(203)에 의해 정의되는 상기 액티브 영역에만 형성된다. 상기 게이트 산화막은 후속하는 공정에서 게이트 산화막 패턴(206a)으로 패터닝된다.

상기 게이트 산화막 상에 게이트 도전막 및 게이트 마스크층을 순차적으로 형성한다. 상기 게이트 도전막은 예를 들면 불순물로 도핑된 폴리실리콘으로 구성되며 후에 게이트 도전막 패턴(206b)으로 패터닝된다. 상기 게이트 도전막은 도핑된 폴리실리콘 및 금속 실리사이드로 이루어지는 폴리사이드 구조로 형성될 수도 있다. 상기 게이트 마스크층은 후에 게이트 마스크 패턴(206c)으로 패터닝되며, 후속하여 형성되는 제1 층간 절연막(215)에 대하여 식각 선택비를 갖는 물질을 사용하여 형성된다. 예를 들면, 제1 층간 절연막(215)이 산화물로 이루어질 경우에 상기 게이트 마스크층은 실리콘 질화물과 같은 질화물로 이루어진다.

사진 식각 공정을 이용하여 상기 게이트 마스크층, 게이트 도전막 및 게이트 산화막을 순차적으로 패터닝함으로써, 반도체 기판(200) 상에 각기 게이트 산화막 패턴(206a), 게이트 도전막 패턴(206b) 및 게이트 마스크 패턴(206c)을 포함하는 게이트 구조물(206)을 형성한다.

게이트 구조물(206)이 형성된 반도체 기판(200)상에 실리콘 질화물과 같은 질화물로 이루어진 절연막을 형성한 후, 상기 절연막을 이방성 식각하여 게이트 구조물(206)의 측벽에 게이트 스페이서(207)가 형성된다. 이에 따라, 반도체 기판(200)상에 각기 게이트 구조물(206) 및 게이트 스페이서(207)로 이루어지는 복수 개의 워드 라인들이 나란하게 배치되어 형성된다.

상기 워드 라인들을 이온 주입 마스크로 이용하여 상기 워드 라인들 사이에 노출되는 반도체 기판(200)에 이온 주입(ion implantation) 공정으로 불순물을 주입한 후, 열처리 공정을 수행하여 반도체 기판(200)에 제1 콘택 영역(209) 및 제2 콘택 영역(212)이 형성된다. 예를 들어, 제1 콘택 영역(209)은 소스 영역에 해당되며 제2 콘택 영역(212)은 드레인 영역에 해당된다. 이에 따라, 반도체 기판(200) 상에는 제1 및 제2 콘택 영역(209, 212) 및 상기 워드 라인들을 포함하는 트랜지스터 구조물들이 형성된다.

본 발명의 다른 실시예에 따르면, 게이트 스페이서(207)를 형성하기 전에, 게이트 구조물(206)들 사이에 노출되는 반도체 기판(200)에 낮은 농도의 불순물을 1차적으로 이온 주입한다. 다음에, 게이트 구조물(206)들의 측벽에 게이트 스페이서(207)를 형성한 후, 상기 1차 이온 주입된 반도체 기판(200)에 높은 농도의 불순물을 2차적으로 이온 주입하여 LDD(Lightly Doped Drain)구조를 갖는 소스/드레인 영역인 제1 및 제2 콘택 영역(209, 212)을 형성할 수 있다.

상기 트랜지스터 구조물들을 덮으면서 반도체 기판(200)의 전면에 산화물로 이루어진 제1 층간 절연막(215)을 형성한다. 제1 층간 절연막(215)은 산화물을 화학 기상 증착(CVD) 공정, 플라즈마 증대 화학 기상 증착(PE-CVD) 공정, 원자층 적층(ALD) 공정 또는 고밀도 플라즈마 화학 기상 증착(HDP-CVD) 공정으로 증착하여 형성된다. 예를 들면, 제1 층간 절연막(215)은 BPSG, PSG, USG, SOG, FOX, TEOS, PE-TEOS 또는 HDP-CVD 산화물 등과 같은 산화물을 이용하여 형성한다.

화학 기계적 연마(CMP) 공정 및/또는 에치백(etch back) 공정을 이용하여 제1 층간 절연막(215)의 상부를 식각함으로써, 제1 층간 절연막(215)의 상면을 평탄화시킨다. 이 경우, 제1 층간 절연막(215)은 게이트 구조물(206)로부터 소정의 높이를 갖는다. 본 발명의 다른 실시예에 따르면, 제1 층간 절연막(215)을 게이트 구 조물(206)의 상면이 노출될 때까지 평탄화시킬 수 있다.

제1 층간 절연막(215) 상에 제1 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 제1 포토레지스트 패턴을 식각 마스크로 이용하여 제1 층간 절연막(215)을 부분적으로 식각함으로써, 제1 층간 절연막(215) 중 아래에 각각 제1 및 제2 콘택 영역(209, 212)을 노출시키는 제1 및 제2 개구(218, 221)를 형성한다.

상기 제1 포토레지스트 패턴을 애싱 공정 및/또는 스트리핑 공정을 통하여 제거한 다음, 제1 및 제2 개구(218, 221)를 채우면서 제1 층간 절연막(215) 상에 제1 도전막을 형성한다. 본 발명의 일 실시예에 따르면, 상기 제1 도전막은 불순물로 도핑된 폴리실리콘 또는 금속을 사용하여 형성한다.

화학 기계적 연마(CMP) 공정 및/또는 에치백 공정으로 제1 층간 절연막(215)이 노출될 때까지 상기 제1 도전막을 제거하여 제1 개구(218) 내에 제1 패드(224)를 형성하는 동시에 제2 개구(221) 내에 제2 패드(227)를 형성한다. 제1 패드(224)는 반도체 기판(220)의 제1 콘택 영역(209)과 접촉되고, 제2 패드(227)는 반도체 기판(200)의 제2 콘택 영역(212)에 접촉된다. 또한, 예를 들어, 제1 패드(224)는 캐패시터 콘택 패드에 해당되고, 제2 패드(227)는 비트라인 콘택 패드에 해당된다.

본 발명의 다른 실시예에 따르면, 제1 층간 절연막(215)을 게이트 구조물(206)의 상면이 노출될 때까지 평탄화시킨 경우, 상기 제1 도전막을 게이트 구조물(206)의 상면이 노출될 때까지 식각하여 제1 및 제2 콘택 영역(209, 212)에 각기 접촉되는 자기 정렬된(self aligned contact: SAC) 패드인 제1 패드(224) 및 제2 패드(224)를 형성할 수 있다.

도 3b를 참조하면, 제1 및 제2 패드(224, 227)를 포함하는 제1 층간 절연막(215) 상에 제2 층간 절연막(230)을 형성한다. 제2 층간 절연막(230)은 후속하여 형성되는 비트 라인과 제1 패드(224)를 전기적으로 절연시키는 역할을 한다. 예를 들면, 제2 층간 절연막(230)은 BPSG, PSG, USG, SOG, FOX, TEOS, PE-TEOS 또는 HDP-CVD 산화물 등의 산화물을 사용하여 형성된다. 본 발명의 일 실시예에 따르면, 제1 및 제2 층간 절연막(215, 230)은 전술한 산화물들 가운데 동일한 산화물로 이루어질 수 있다. 본 발명의 다른 실시예에 따르면, 제1 및 제2 층간 절연막(215, 230)은 전술한 산화물들 중에서 서로 상이한 산화물들을 사용하여 형성할 수도 있다.

화학 기계적 연마(CMP) 공정, 에치백 공정 또는 화학 기계적 연마(CMP)와 에치백을 조합한 공정으로 제2 층간 절연막(230)을 부분적으로 제거하여 제2 층간 절연막(230)의 상면을 평탄화시킨다.

제2 층간 절연막(230) 상에 비트 라인 도전막 패턴(도시되지 않음) 및 비트 라인 마스크층 패턴(도시되지 않음)을 포함하는 비트 라인(도시되지 않음)을 형성한다.

상기 비트 라인을 덮으면서 제2 층간 절연막(230) 상에 제3 층간 절연막(233)을 형성한다. 제3 층간 절연막(233)은 BPSG, PSG, USG, SOG, FOX, TEOS, PE-TEOS 또는 HDP-CVD 산화물 등의 산화물을 사용하여 형성된다. 전술한 바와 같이, 제3 층간 절연막(233)은 제2 층간 절연막(230)과 동일한 물질을 사용하여 형성할 수 있으며, 또한, 제3 층간 절연막(233)은 제2 층간 절연막(230)과 다른 물질을 사 용하여 형성할 수도 있다.

화학 기계적 연마(CMP) 공정, 에치백 공정 또는 화학 기계적 연마(CMP)와 에치백을 조합한 공정으로 제3 층간 절연막(233)을 식각하여 제3 층간 절연막(233)의 상면을 평탄화시킨다.

제3 층간 절연막(233) 상에 제2 포토레지스트 패턴(도시되지 않음)을 형성한 다음, 상기 제2 포토레지스트 패턴을 식각 마스크로 이용하여 제3 층간 절연막(233) 및 제2 층간 절연막(230)을 연속적으로 식각함으로써, 제1 패드(224)를 노출시키는 제3 개구(236)들을 형성한다.

제3 개구(236)들을 채우면서 제3 층간 절연막(233) 상에 제2 도전막을 형성한 다음, 제3 층간 절연막(233) 및 상기 비트 라인 마스크 패턴의 상면이 노출될 때까지 상기 제2 도전막을 식각한다. 이에 따라 제3 개구(236)들 내에 제3 패드(239)가 형성된다. 제3 패드(239)는 도핑된 폴리실리콘, 금속 또는 도전성 금속 질화물 등을 포함한다. 제3 패드(239)는 제1 패드(224)와 후속하여 형성되는 캐패시터의 하부 전극(263)을 전기적으로 연결시키는 역할을 한다.

본 발명의 일 실시예에 따르면, 제3 패드(239)가 형성된 제3 층간 절연막(233)상에 제4 층간 절연막이 더 형성될 수 있다. 상기 제4 층간 절연막은 USG, BPSG, PSG, SOG, TEOS, PE-TEOS, HDP-CVD 산화물과 같은 산화물을 이용하여 형성된다. 상기 제4 층간 절연막은 상기 비트 라인과 후속하여 형성되는 캐패시터의 하부 전극(263)을 전기적으로 절연시키는 역할을 한다.

상기 제4 층간 절연막은 화학 기계적 연마 공정(CMP) 공정, 에치백 공정 또 는 이들을 조합한 공정을 이용하여 상면을 평탄화시킬 수 있다.

도 3c를 참조하면, 제3 패드(239) 및 제3 층간 절연막(233) 상에 식각 저지막(242)을 형성한다. 식각 저지막(242)은 제3 층간 절연막(233) 및 후속하여 형성되는 몰드막(245)에 대하여 식각 선택비를 갖는 물질을 사용하여 형성한다. 예를 들면, 몰드막(245)이 실리콘 산화물과 같은 산화물로 이루어질 때, 식각 저지막(242)은 실리콘 질화물과 같은 질화물을 사용하여 형성한다.

식각 저지막(242) 상에 하부 전극을 형성하기 위한 몰드막(245)을 형성한다. 캐패시터들의 높이는 주로 몰드막(245)의 두께에 의하여 결정되므로, 반도체 장치에 따라 요구되는 캐패시턴스를 갖는 캐패시터들을 형성하기 위하여 몰드막(245)의 두께를 적절하게 조절할 수 있다.

본 발명의 일 실시예에 따르면, 몰드막(245)은 USG, BPSG, PSG, SOG, PE-TEOS 산화물, HDP-CVD 산화물과 같은 산화물을 이용하여 형성된다. 본 발명의 다른 실시예에 따르면 몰드막(245)은 상기 산화물들 중 불소를 포함하는 식각 용액 또는 식각 가스에 대하여 상이한 식각율을 갖는 두 가지 이상의 산화물을 사용하여 2층 이상의 다층막 구조로 형성할 수 있다.

도 3d를 참조하면, 몰드막(245) 상에 몰드막(245)에 대하여 식각 선택비를 갖는 물질을 사용하여 마스크층을 형성한다. 예를 들면, 마스크층은 폴리실리콘이나 실리콘 질화물을 사용하여 형성한다.

상기 마스크층 상에 제3 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 제3 포토레지스트 패턴을 식각 마스크로 이용하여 상기 마스크층을 식각함으로 써 몰드막(245) 상에 캐패시터의 하부 전극을 형성하기 위한 마스크 패턴(248)을 형성한다.

한편, 본 발명의 다른 실시예에 따르면, 상기 마스크층과 상기 제3 포토레지스트 패턴 사이에 사진 식각 공정의 공정 마진을 확보하기 위하여 반사 방지막을 더 형성할 수도 있다.

상기 제3 포토레지스트 패턴을 애싱 공정 및/또는 스트립 공정을 이용하여 제거한 후, 제1 식각 공정을 수행하여 마스크 패턴(248)을 식각 마스크로 이용하여 몰드막(245)을 부분적으로 식각한다. 이에 따라 몰드막(245)을 관통하여 식각 저지막(242)을 노출시키는 제1 콘택홀(251)이 형성된다. 본 발명의 일 실시예에 따르면, 상기 제1 식각 공정은 불소(F)를 포함하는 용액을 이용한 습식 식각 공정을 포함한다. 제1 콘택홀(251)은 후속하는 제2 식각 공정에 의해 측면이 더 식각될 수 있으므로, 최종적으로 형성하고자 하는 캐패시터의 콘택홀(254)(도 3f 참조)의 폭보다 더 좁은 폭을 갖도록 형성한다.

본 발명의 다른 실시예에 따르면, 몰드막(245) 상에 제3 포토레지스트 패턴을 형성하고, 상기 제3 포토레지스트 패턴을 식각 마스크로 사용하는 건식 식각 공정인 제1 식각 공정을 수행함으로써 식각 저지막(242)을 노출시키는 제1 개구(251)를 형성할 수도 있다.

도 3e를 참조하면, 제1 콘택홀(251)을 형성한 후 제2 식각 공정을 수행하여 제2 콘택홀(252)을 형성한다. 본 발명의 일 실시예에 따르면, 상기 제2 식각 공정은 SC1 용액 또는 불산(HF) 용액을 사용하는 습식 세정 공정을 포함한다. 본 발명 의 다른 실시예에 따르면, 상기 제2 식각 공정은 불화수소를 포함하는 식각 가스를 사용하는 건식 식각 공정을 포함할 수 있다.

상기 제2 식각 공정은 제1 콘택홀(251) 형성 시 제1 콘택홀(251)의 저면 및 측벽 상에 남아 있는 파티클과 같은 오염 물질을 제거하기 위하여 실시된다. 상기 제2 식각 공정에 의해 제1 콘택홀(251)에 의해 노출된 몰드막(245)의 측벽의 일부가 제거되기 때문에 제1 콘택홀(251)보다 넓은 폭을 갖는 제2 콘택홀(252)이 형성된다. 제2 콘택홀(252)의 폭의 확장 정도는 상기 제2 식각 공정의 공정 조건을 조절함으로써 변화시킬 수 있다.

도 3f를 참조하면, 인산을 포함하는 식각 용액을 사용하는 습식 식각 공정인 제3 식각 공정을 수행하여 제2 콘택홀(251)을 통하여 노출된 식각 저지막(242)을 식각한다. 이에 따라, 제3 패드(239)를 노출시키는 제2 콘택홀(254)이 형성된다.

제2 콘택홀(254)을 형성한 후, 제3 콘택홀(254)에 의해 노출된 제3 패드(239) 표면에 형성된 자연 산화막을 제거하고 제3 콘택홀(254) 형성 시에 발생한 식각 손상을 큐어링하기 위하여 제4 식각 공정을 수행한다.

본 발명의 일 실시예에 따르면, 상기 제4 식각 공정은 플라즈마 자면 산화막 세정 공정(PNC)에 의해 수행된다. 상기 플라즈마 세정 공정은 예를 들면, 불화탄소 가스, 산소 가스, 수소 가스, 질소 가스 또는 이들의 혼합 가스로부터 생성된 플라즈마를 사용하여 수행될 수 있다.

상기 제4 식각 공정을 수행할 때, 제3 패드(239) 상에 형성된 자연 산화막과 몰드막(245)의 식각율이 거의 동일하기 때문에, 식각율의 차이에 의해 몰드막(245) 이 더 식각되어 제3 콘택홀(254)의 상부 폭이 지나치게 넓어지게 되는 현상을 방지할 수 있다. 따라서, 제3 콘택홀(254)의 상부가 하부보다 더 넓어져 이웃하는 캐패시터의 하부 전극(263)끼리 서로 연결되는 현상을 방지할 수 있다. 또한, 제3 콘택홀(254) 가운데 몰드막(245)이 측벽을 구성하는 부분과 식각 저지막(242)이 측벽을 구성하는 부분 사이에 폭의 차이가 거의 발생하지 않기 때문에 제3 콘택홀(254)의 내벽에 전체적으로 단차가 생기는 현상을 방지할 수 있다. 따라서, 후속하는 공정에서 하부 전극(263) 형성을 위한 제3 도전막(257) 형성 시에, 도전막(257)이 균일한 두께로 형성될 수 있다. 또한, 제3 콘택홀(254) 하부에서 식각 저지막(242)이 내측으로 돌출되지 않기 때문에 하부 전극(263), 유전막(266) 및 상부 전극(270)의 하부의 폭이 좁아지는 현상을 방지할 수 있다.

도 3g를 참조하면, 몰드막(245)으로부터 마스크 패턴(248)을 제거한 후, 제3 콘택홀(254)에 의해 노출된 제3 패드(239), 제3 콘택홀(254)의 내벽 및 몰드막(245) 상에 하부 전극(263)을 형성하기 위한 제3 도전막(257)을 형성한다. 제3 도전막(257)은 예를 들면, N형 또는 P형 불순물이 도핑된 폴리실리콘, 금속 또는 도전성 금속 질화물 등으로 이루어질 수 있다. 본 발명의 일 실시예에 따르면 제3 도전막(257)은 균일한 두께를 갖도록 저압 화학 기상 증착(LPCVD) 공정 및 도핑 공정을 통해 형성할 수 있다.

제3 콘택홀(254)들을 충분히 매립하도록 제3 도전막(257) 상에 희생막(260)을 형성한다. 희생막(260)은 HDP-CVD 산화물, PE-TEOS, USG, BPSG, PSG 또는 SOG를 이용하여 형성될 수 있다. 본 발명의 일 실시예에 따르면, 희생막(260)은 몰드막 (245)과 실질적으로 동일한 물질로 형성될 수 있다. 희생막(260)은 제3 도전막(257)을 식각하여 하부 전극(263)을 형성하는 동안 하부 전극(263)을 보호하는 역할을 한다.

본 발명의 다른 실시예에 따르면, 제3 도전막(257)을 부분적으로 제거하는 연마 공정에서 연마 저지막으로 마스크 패턴(248)을 이용하기 위하여 제3 도전막(257)을 형성하기 전에 마스크 패턴(248)을 제거하지 않을 수도 있다.

도 3h를 참조하면, 화학 기계적 연마 공정 및/또는 에치백 공정으로 몰드막(245)이 노출될 때까지 희생막(260) 및 몰드막(245) 상의 제3 도전막(257)을 제거한다.

제3 콘택홀(254) 내부에 남아 있는 희생막(260) 및 몰드막(245)을 제5 식각 공정을 통하여 제거한다. 이에 따라, 셀 단위로 분리된 하부 전극(263)이 형성된다. 상기 제5 식각 공정은, 예를 들어 BOE 용액 또는 불산(HF) 용액을 사용하여 수행된다.

하부 전극(263) 상에 균일하게 유전막(266)을 형성한 후, 유전막(266)상에 상부 전극(269)을 형성한다. 이에 따라, 하부 전극(263), 유전막(266) 및 상부 전극(269)으로 이루어지는 캐패시터가 형성된다.

전술한 바와 같이 본 발명에 따르면, 캐패시터의 형성을 위한 캐패시터 콘택홀 형성 시 콘택홀의 폭을 단계적으로 확장한다. 또한, 캐패시터의 하부 전극이 연결되는 패드 상의 자연 산화막을 제거하기 위한 식각 공정에서 자연 산화막과 몰드 막의 식각율이 거의 동일한 조건으로 식각하기 때문에, 자연 산화막과 몰드막의 식각율의 차이에 의해 자연 산화막이 식각되는 동안 몰드막이 과식각되어 캐패시터 콘택홀의 상부 폭이 하부 폭보다 넓어지게 되는 현상을 방지할 수 있다. 즉, 몰드막 부분과 식각 저지막 부분의 캐패시터 콘택홀의 폭의 차이가 거의 발생하지 않아, 캐패시터 콘택홀의 측벽에 단차가 생기는 현상을 방지할 수 있다. 따라서, 후속하는 공정에서 하부 전극 형성을 위한 도전막 형성 시에 균일한 형성이 가능하고 콘택홀 하부의 식각 저지막 부분에도 후속 공정에서 하부 전극, 유전막 및 상부 전극을 형성할 충분한 공간을 확보할 수 있다.

상기한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims

기판 상에 패드를 포함하는 절연막을 형성하는 단계;

상기 절연막 상에 식각 저지막을 형성하는 단계;

상기 식각 저지막 상에 몰드막을 형성하는 단계;

제1 식각 공정으로 상기 몰드막을 식각하여 상기 식각 저지막을 노출시키는 제1 콘택홀을 형성하는 단계;

제2 식각 공정으로 상기 몰드막을 부분적으로 식각하여 상기 제1 콘택홀보다 넓은 폭을 갖는 제2 콘택홀을 형성하는 단계;

제3 식각 공정으로 상기 노출된 식각 저지막을 식각하여 상기 패드를 노출시키는 제3 콘택홀을 형성하는 단계;

제4 식각 공정으로 상기 노출된 패드 상의 자연 산화막을 제거하여 캐패시터 콘택홀을 형성하는 단계; 및

상기 캐패시터 콘택홀 내에 도전막을 형성하는 단계를 포함하는 캐패시터의 제조 방법.
제1항에 있어서, 상기 캐패시터 콘택홀과 상기 제3 콘택홀은 실질적으로 동일한 폭을 가지는 것을 특징으로 하는 캐패시터의 제조 방법.
제2항에 있어서, 상기 제4 식각 공정은 플라즈마를 이용한 식각 공정을 포함 하는 것을 특징으로 하는 캐패시터의 제조 방법.
제3항에 있어서, 상기 제4 식각 공정은 불화 탄소 가스, 산소 가스, 수소 가스, 질소 가스로 이루어지는 그룹으로부터 선택된 적어도 하나로부터 생성된 플라즈마를 사용하여 수행되는 것을 특징으로 하는 캐패시터의 제조 방법.
제1항에 있어서, 상기 제3 식각 공정 및 상기 제4 식각 공정은 동시에 수행되는 것을 특징으로 하는 캐패시터의 제조 방법.
제1항에 있어서, 상기 제2 식각 공정은 SC1 용액 또는 불산(HF) 용액을 사용하는 습식 식각 공정을 포함하는 것을 특징으로 하는 캐패시터의 제조 방법.
제1항에 있어서, 상기 제2 식각 공정은 불화수소를 포함하는 식각 가스를 사용하는 건식 식각 공정을 포함하는 것을 특징으로 하는 캐패시터의 제조 방법.
제1항에 있어서, 상기 몰드막은 실리콘 산화물을 포함하는 것을 특징으로 하는 캐패시터의 제조 방법.
제8항에 있어서, 상기 몰드막은 undoped silicate glass(USG), boro phosphor silicate glass(BPSG), phosphor silicate glass(PSG), spin on glass(SOG), flowable oxide(FOX), tetraethylorthosilicate(TEOS), plasma enhanced-tetraethylorthosilicate(PE-TEOS) 및 high density plasma-chemical vapor deposition(HDP-CVD) 산화물로 이루어진 그룹으로부터 선택된 적어도 하나를 포함하는 것을 특징으로 하는 캐패시터의 제조 방법.
기판에 콘택 영역을 형성하는 단계;

상기 콘택 영역에 접촉하는 패드를 형성하는 단계;

상기 패드를 덮으면서 상기 기판 상에 절연막을 형성하는 단계;

상기 절연막 상에 식각 저지막을 형성하는 단계;

상기 식각 저지막 상에 몰드막을 형성하는 단계;

제1 식각 공정으로 상기 몰드막을 식각하여 상기 식각 저지막을 노출시키는 제1 콘택홀을 형성하는 단계;

제2 식각 공정으로 상기 몰드막을 부분적으로 식각하여 상기 제1 콘택홀보다 넓은 폭을 갖는 제2 콘택홀을 형성하는 단계;

제3 식각 공정으로 상기 노출된 식각 저지막을 식각하여 상기 패드를 노출시키는 제3 콘택홀을 형성하는 단계;

제4 식각 공정으로 상기 노출된 패드 상의 자연 산화막을 제거하여 캐패시터 콘택홀을 형성하는 단계; 및

상기 캐패시터 콘택홀 내에 하부 전극을 형성하는 단계;

상기 하부 전극 상에 유전막 및 상부 전극을 순차적으로 형성하는 단계를 포 함하는 반도체 장치의 제조 방법.
제10항에 있어서, 상기 제4 식각 공정은 상기 제3 콘택홀의 폭의 확장 없이 수행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
제10항에 있어서, 상기 제4 식각 공정은 플라즈마를 사용하는 식각 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
제12항에 있어서, 상기 제4 식각 공정은 불화탄소 가스, 산소 가스, 수소 가스, 질소 가스로 이루어지는 그룹으로부터 선택된 적어도 하나로부터 생성된 플라즈마를 사용하여 수행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
제10항에 있어서, 상기 제3 식각 공정 및 상기 제4 식각 공정은 동시에 수행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
제10항에 있어서, 상기 제2 식각 공정은 SC1 용액 또는 불산(HF) 용액을 사용하는 습식 세정 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
제10항에 있어서, 상기 제2 식각 공정은 불화수소를 포함하는 식각 가스를 사용하는 건식 식각 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방 법.
제10항에 있어서, 상기 몰드막은 실리콘 산화물을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
제17항에 있어서, 상기 몰드막은 USG, BPSG, PSG, SOG, FOX, TEOS, PE-TEOS 및 HDP-CVD 산화물로 이루어진 그룹으로부터 선택된 적어도 하나를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.