KR20040015437A - 하드 마스크를 이용한 반도체 소자의 제조 방법 - Google Patents
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Abstract
하드 마스크를 이용한 반도체 소자의 제조 방법이 개시된다. 스위칭 소자가 형성된 기판 상에 식각 저지막을 형성한 후, 그 상부에 산화물로 구성된 희생막을 형성한다. 산화물 희생막 상에 희생막보다 높은 식각 선택비를 갖는 물질로 구성된 하드 마스크층을 형성한 다음, 포토레지스트 패턴을 이용하여 하드 마스크층을 패터닝하여 하드 마스크를 형성한다. 상기 하드 마스크를 이용하여 희생막을 식각하여 스토리지 노드 홀을 형성한 다음, 하드 마스크 및 스토리지 노드 홀 내의 식각 저지막을 제거한다. 대전(charging)으로 인한 ADI에서 스토리지 노드 홀이 오픈 되지 않은 상태를 검사할 수 없는 점과 스토리지 노드의 분리 시에 평탄화 공정이 수반되어야 하는 문제점을 해결할 수 있다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 보다 상세하게는 하드 마스크를 이용하여 DRAM을 포함한 메모리용 반도체 소자의 캐패시터(capacitor)를 제조하는 방법에 관한 것이다.
일반적으로, DRAM 이나 SRAM 등의 메모리용 반도체 소자들은 데이터나 프로그램의 명령과 같은 정보를 기억하는 장치로서 기억된 정보를 읽어내기도 하고 다른 정보를 기억시킬 수 있는 소자를 말한다. 하나의 메모리 소자는 대개 1개의 트랜지스터(transistor)와 1개의 캐패시터(capacitor)로 구성되어 있는 데, 예를 들면, 16M DRAM은 단위 칩당 트랜지스터와 캐패시터가 각기 1600만개씩 내장된 고집적 메모리 소자이다. 통상적으로 DRAM 소자 등에 포함되는 캐패시터는 스토리지 노드(storage node), 셀 플레이트(cell plate) 및 층간 절연막 등으로 구성된다.
상기 캐패시터를 포함하는 메모리 소자의 용량을 향상시키기 위해서는 캐패시터의 정전 용량을 증가시키는 것이 매우 중요하며, 현재 캐패시터가 요구되는 충분한 정전 용량을 가지도록 캐패시터의 내부 및 외부 면적이 모두 유효 면적이 되는 실린더형 구조로 형성하고 있다. 이 경우, 캐패시터의 정전 용량을 향상시키기위하여 캐패시터의 스토리지 노드의 높이를 증가시키고 스토리지 노드 상에 HSG(Hemi-Spherical Grain) 실리콘막을 형성하여 캐패시터의 표면적을 증가시키는 방법이 널리 이용되고 있다.
이러한 캐패시터를 포함하는 반도체 메모리 소자를 제조하는 방법은 Jeng Erik에게 허여된 미국 특허 제 6,413,813호 및 Chih-Hsun Chu 등에게 허여된 미국특허 제 6,403,411호 등에 개시되어 있다.
도 1a 내지 도 1c는 종래의 DRAM 반도체 소자에 있어 캐패시터의 제조 방법을 설명하기 위한 단면도들을 도시한 것이다.
도 1a를 참조하면, 기판(10) 상에 소자 분리막(15)을 형성하여 활성 영역을 한정한 다음, 기판(10)의 활성 영역에 게이트 스택(gate stack)(35)을 형성한다. 이 때, 각 게이트 스택(35)은 게이트 전극(20), 캡핑층(capping layer)(25) 및 스페이서(spacer)(25)로 구성된다.
이어서, 이온 주입(ion implantation) 공정을 통하여 게이트 스택(35) 사이의 기판(10) 상에 소오스/드레인(source/drain) 영역(40)을 형성한 다음, 게이트 스택(35)을 포함하는 기판(10)의 전면에 콘택 패드(contact pad)막을 적층하고 이를 평탄화하여 콘택 패드(45)를 형성한다.
계속하여, 상기 콘택 패드(45)가 형성된 기판(10) 상에 층간 절연막(50)을 형성한 후, 층간 절연막(50)을 패터닝하여 콘택 패드(45)에 연결되는 스토리지 노드 콘택 플러그(storage node contact plug)(55)를 형성한다.
도 1b를 참조하면, 상기 층간 절연막(50) 및 스토리지 노드 콘택 플러그(55)상에 식각 저지막(etch stop layer)(60)과 하부 희생막(65)을 순차적으로 적층한다.
계속하여, 하부 희생막(65)과 식각 저지막(60)을 패터닝하여 스토리지 노드 콘택 플러그(55)를 노출시키는 스토리지 노드 홀을 형성한 다음, 스토리지 노드 홀의 내부 및 하부 희생막(65) 상에 하부 전극막(70) 및 상부 희생막(75)을 형성한다.
도 1c를 참조하면, 하부 희생막(65)의 상면이 노출되도록 상부 희생막(75) 및 하부 전극층(70)을 평탄화한 후, 상기 스토리지 노드 홀 내의 상부 희생막(75) 스토리지 노드 홀 주변의 하부 희생막(65)을 제거하여 스토리지 노드 홀 내에 격리된 실린더 형상의 스토리지 노드(80)를 분리한다. 이에 따라, 스토리지 노드(80) 주변의 식각 저지층(60)이 노출된다.
이어서, 분리된 스토리지 노드(80) 상에 HSG 실리콘층(85)을 선택적으로 형성한 다음, HSG 실리콘층(85) 및 노출된 식각 저지막(60) 상에 유전막(90)을 형성한다.
계속하여, 유전막(90) 상에 상부 전극층을 증착한 후, 상부 전극층, 유전막(90) 및 식각 저지막(60)을 순차적으로 패터닝하여 셀 어레이 영역을 덮는 상부 전극(95)을 형성함으로써, 실린더 형상을 갖는 캐패시터를 완성한다.
전술한 종래의 메모리용 반도체 소자의 캐패시터의 제조 방법에 있어서, 디자인 룰(design rule)의 감소에 따라 256M DRAM 소자까지는 스토리지 노드 홀을 형성하는 동안 마스크로 사용되는 포토레지스트(photo resist)의 두께가 약 0.8㎛ 정도이며, ADI(After Develop Inspection) 공정에서 바(Bar) 임계 치수(Critical Dimension)가 약 130㎚ 정도로 어느 정도까지는 포토레지스트의 선택비를 확보할 수 있었다. 그러나, 256M DRAM 이하의 소자에서는 포토레지스트의 두께가 감소할 뿐만 아니라 ADI 공정의 임계 치수(CD)도 감소함에 따라서 급격하게 포토레지스트 선택비가 감소하기 때문에 마스크로 이용되는 포토레지스트에 줄흔(striation)이 자주 발생할 뿐만 아니라 포토레지스트 패턴의 뒤틀림(distortion) 현상도 발생하는 문제가 있다. 이러한 포토레지스트의 선택비 부족에 의한 줄흔 또는 뒤틀림 현상이 발생하면, 스토리지 노드의 분리 후에도 줄흔 등이 전사되어 비트 라인 사이의 단락(short)을 유발하게 되는 문제를 일으킨다.
이와 같은 현상은 디자인 룰이 0.11㎛ 이하인 소자에서 더욱 심각하게 나타나는 바, ADI 패턴 자체가 불가능하여 ArF 포토레지스트만을 사용할 수밖에 없기 때문에 포토레지스트 두께는 약 0.4㎛ 이하가 될 수밖에 없으며, DRAM 반도체 소자가 충분한 셀 캐패시턴스(cell capacitance)를 갖도록 하기 위해서는 캐패시터의 높이의 증가가 필수적이기 때문에 줄흔의 발생이나 이의 전사로 인한 비트 라인간의 단락 등은 피할 수 없는 문제가 되고 있다.
따라서, 본 발명의 목적은 산화물인 희생막에 대하여 높은 식각 선택비를 갖는 하드 마스크를 형성한 후, 이러한 하드 마스크를 이용하여 캐패시터를 형성하는 하드 마스크를 이용한 반도체 소자의 제조 방법을 제공하는 것이다.
도 1a 내지 도 1c는 종래의 DRAM 반도체 소자의 캐패시터의 제조 방법을 설명하기 위한 단면도들이다.
도 2a 내지 2g는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 3a 및 도 3b는 각기 본 발명에 따라 포토레지스트 패턴을 마스크로 이용하여 하드 마스크를 형성한 상태를 나타내는 현미경 사진들이다.
도 4a 내지 도 4c는 본 발명에 따라 하드 마스크를 이용하여 스토리지 노드 홀을 형성한 상태를 나타내는 현미경 사진들이다.
<도면의 주요 부분에 대한 부호의 설명〉
100：기판 105：소자 분리막
130：게이트 스택140：MOS 트랜지스터
145：콘택 패드150：층간 절연막
155：스토리지 노드 콘택 플러그160：식각 저지막
165：제1 희생막170：하드 마스크층
175：포토레지스트 패턴180：하드 마스크
185：스토리지 노드 홀195：제2 희생막
200：스토리지 노드 전극205：HSG 실리콘막
210：유전층215：상부 전극
상술한 본 발명의 목적을 달성하기 위하여 본 발명에 따른 반도체 소자의 제조 방법에 의하면, 스위칭 소자가 형성된 기판 상에 식각 저지막을 형성한 후, 상기 식각 저지막 상에 산화물로 구성된 희생막이 형성된다. 상기 산화물로 이루어진 희생막 상에 희생막보다 높은 식각 선택비를 갖는 물질로 이루어진 하드 마스크층을 형성한 다음, 포토레지스트 패턴을 이용하여 하드 마스크층을 패터닝하여 하드마스크를 형성한다. 상기 하드 마스크를 이용하여 희생막을 식각함으로써 스토리지 노드 홀을 형성한 다음, 하드 마스크 및 스토리지 노드 홀 내의 식각 저지막을 제거한다.
본 발명의 일 실시예에 따르면, 실리콘 질화막으로 이루어진 하드 마스크층을 하지막인 산화물로 구성된 희생막에 대하여 식각 선택비가 우수한 CH2F2및 O2로 구성된 조합 가스로 식각하여 하드 마스크를 형성한 후, 희생막을 식각하여 스토리지 노드 홀을 형성하고 실리콘 질화물인 하드 마스크 및 식각 저지막을 제거하는 동안 산화막인 희생막에 펀치 쓰로우(punch-through)가 발생하지 않는 한편, 산화막인 희생막의 높이 감소를 최소화할 수 있다. 한편, 본 발명의 다른 실시예에 따르면, 도핑되지 않은 실리콘으로 이루어진 하드 마스크층을 하지막인 산화물로 이루어진 희생막과의 높은 식각 선택비를 확보하기 위하여 Cl2/HBr, HBr/O2또는 Cl2O2가스를 사용하여 식각함으로써 하드 마스크를 형성하고 스토리지 노드 홀을 형성한 다음, 하드 마스크 및 식각 저지막을 제거하여 희생막의 높이 감소를 최소화할 수 있다.
그러므로, 본 발명에 따르면 종래의 포토레지스트나 폴리 실리콘을 이용한 하드 마스크 공정에서 문제점인 대전(charging)으로 인하여 ADI에서 스토리지 노드 홀이 오픈 되지 않은 상태를 검사할 수 없는 문제점과 스토리지 노드의 분리 시에 화학 기계적 연마(CMP) 공정 등을 이용하여 평탄화시켜야 하는 문제점을 모두 해결할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들에 따른 캐패시터를 포함하는 하드 마스크를 이용한 반도체 소자 제조 방법을 상세하게 설명한다.
도 2a 내지 2g는 본 발명에 따른 메모리용 반도체 소자의 캐패시터의 제조 방법을 설명하기 위한 단면도들을 도시한 것이다.
도 2a를 참조하면, 기판(100) 상에 LOCOS(local oxidation of silicon) 내지 STI(Shallow Trench Isolation) 등의 공정을 이용하여 소자 분리막(105)을 형성함으로써, 기판(100)에 셀 어레이(cell array)가 배치되는 활성 영역(110)을 정의한다. 이 경우, DRAM과 같은 반도체 소자를 제조하기 위해서는 상기 기판(100)은 실리콘웨이퍼로 이루어지는 것이 통상적이지만 SOI(Silicon On Insulator) 또는 SOS(Silicon On Sapphire) 등으로 기판(100)을 구성할 수도 있다.
이어서, 상기 기판(100) 상에 게이트 스택(130) 및 소오스/드레인 영역(135)을 포함하는 MOS 구조를 갖는 트랜지스터(140)를 형성한다. MOS 트랜지스터(140)의 게이트 스택(130)은 각기 기판(100) 상에 형성된 게이트 전극(115), 게이트 전극(115) 상에 형성된 캡핑층(120) 그리고 게이트 전극(115)과 캡핑층(120)의 측벽에 형성된 게이트 스페이서(125)를 구비한다. 이 때, 각 MOS 트랜지스터(140)의게이트 전극(115)은 폴리실리콘 내지 폴리실리콘/실리사이드로 이루어지고, 캡핑층(120)은 주로 산화물로 구성되며, 게이트 스페이서(125)는 실리콘 산화물 또는 실리콘 질화물로 이루어진다.
한편, MOS 트랜지스터(140)의 소오스/드레인 영역(135)은 이온 주입 공정을 이용한 불순물의 주입을 통하여 각 게이트 스택(130) 사이의 기판(100) 상에 형성된다.
계속하여, MOS 트랜지스터(140)가 형성된 기판(100)의 전면에 도전체로 이루어진 제1 도전막을 적층한 다음, 화학 기계적 연마(CMP) 또는 에치 백(etch back) 공정을 통하여 도전막의 상부를 평탄화함으로써, 게이트 스택(130)의 상면을 노출시키는 한편 각 게이트 스택(130) 사이에 콘택 패드(145)를 형성한다. 따라서, 콘택 패드(145)는 각 게이트 스택(130) 사이에서 서로 분리된다. 이 경우, 상기 도전막을 사진 식각 공정을 이용하여 패터닝함으로써, 기판(100) 상에 동일한 결과물을 얻을 수도 있다. 상기 제1 도전막은 텅스텐(W), 티타늄(Ti), 티타늄 실리사이드, 폴리실리콘 등으로 이루어지며, 바람직하게는, 화학 기상 증착 방법(CVD)에 의한 폴리 실리콘으로 구성된다.
도 2b를 참조하면, 각 MOS 트랜지스터(140) 및 콘택 패드(145)의 상부에 층간 절연막(150)을 적층한 다음, 층간 절연막(150)을 패터닝하여 콘택 패드(145)의 상면을 노출시키는 스토리지 노드 콘택 홀(도시되지 않음)을 형성한다. 층간 절연막(150)은 BPSG(Boro-Phosphor Silicate Glass), TEOS(TetraEthyl OrthoSilicate) 또는 USG(Undoped Silicate Glass) 등으로 이루어진다.
이어서, 상기 스토리지 노드 콘택 홀의 내부 및 층간 절연막(150)의 상부에 제2 도전막을 증착한 다음, 제2 도전막을 패터닝하여 스토리지 노드 콘택 홀에 스토리지 노드 콘택 플러그(155)를 형성한다. 이 경우, 상기 제2 도전막은 전술한 제1 도전막과 동일한 물질로 구성될 수도 있으나, 불순물이 도핑된 폴리실리콘을 사용하여 제2 도전막을 형성할 수도 있다.
계속하여, 스토리지 노드 콘택 플러그(155) 및 층간 절연막(150)의 상면이 노출되도록 제2 도전막을 평탄화시킨 후, 노출된 층간 절연막(150) 및 스토리지 노드 콘택 플러그(155) 상에 실리콘 질화물로 이루어진 식각 저지막(160)을 형성한다.
도 2c를 참조하면, 식각 저지막(160) 상에 약 20∼25Å, 바람직하게는 약 23Å 정도의 두꺼운 두께를 갖는 제1 희생막(165)을 형성한 다음, 제1 희생막(165)의 상부에 후속하여 하드 마스크로 패터닝되는 하드 마스크층(170)을 증착한다. 상기 제1 희생막(165)은 TEOS 및 BPSG 등의 산화물로 이루어지며, 후속하여 스토리지 노드 형성을 위한 공정을 진행하는 동안 몰드로 이용되며, 스토리지 노드가 형성된 후에는 제거된다.
상기 하드 마스크층(170)은 하지막인 신화물로 구성된 제1 희생막(165)에 대하여 높은 식각 선택비를 갖는 물질을 사용하여 형성한다. 본 발명의 일 실시예에 따르면, 상기 하드 마스크층(170)은 실리콘 질화물로 구성되며 약 3000∼5000Å 정도의 두께, 바람직하게는 약 4000Å 정도의 두께로 형성한다. 이 경우, 하드 마스크층(170)은 플라즈마 증대 화학 기상 증착 방법(PECVD) 또는 저압 화학 기상증착(LPCVD) 방법을 통하여 형성된다. 한편, 본 발명의 다른 실시예에 따르면 하드 마스크층(170)은 도핑되지 않은 실리콘으로 구성된다.
이어서, 스토리지 노드를 형성하기 위하여 하드 마스크층(170)의 상부에 약 3500∼4500Å 정도, 바람직하게는 약 4100Å 정도의 두께를 가지는 포토레지스트층을 도포한 다음, 상기 포토레지스트층을 패터닝하여 하드 마스크층(170) 상에 스토리지 노드 홀 형성을 위한 포토레지스트 패턴(175)을 형성한다. 이 때, 각 포토레지스트 패턴(175) 사이의 간격은 약 0.14㎛ 정도가 되므로, 이에 따라 후속하여 형성되는 스토리지 노드 홀의 직경도 이와 동일하게 된다.
도 2d를 참조하면, 상기 포토레지스트 패턴(175)을 마스크로 이용하여 그 하부의 하드 마스크층(170)을 패터닝함으로써, 질화물로 구성되거나 도핑되지 않은 실리콘으로 이루어진 하드 마스크(180)를 형성한 후, 하드 마스크(180)를 이용하여 그 아래에 위치하는 산화물로 이루어진 제1 희생막(165)을 식각하여 스토리지 노드 홀(185)을 형성한다. 이 경우, 하드 마스크층(170)은 제1 희생막(165)에 대하여 높은 식각 선택비를 갖는 물질로 구성되기 때문에 하드 마스크층(170)을 식각하여 하드 마스크(180)를 형성하는 동안 산화막인 제1 희생막(165)이 식각되는 현상을 최소화할 수 있다.
본 발명에 따라 하드 마스크(180)를 형성한 다음, 스토리지 노드 홀(185)이 형성되는 과정을 보다 상세하게 설명하면 다음과 같다.
도 3a 및 도 3b는 각기 본 발명에 따라 포토레지스트 패턴을 마스크로 이용하여 하드 마스크를 형성한 상태를 나타내는 현미경 사진들이다. 도 3a는 하드 마스크를 형성한 상태의 평면 사진이며, 도 3b는 하드 마스크를 형성한 상태를 나타내는 단면 사진이다.
도 3a 및 도 3b에 도시한 바와 같이, 포토레지스트 패턴(175)을 마스크로 사용하여 하드 마스크층(170)을 패터닝하여 질화물 또는 도핑되지 않은 실리콘으로 하드 마스크(180)를 형성할 경우에는, 휘어지는(bowing) 현상을 조절할 수 잇게 때문에 하드 마스크(180)를 형성하는 동안 하드 마스크층(170)의 식각 프로파일이 수직하게 유지된다.
전술한 종래의 캐패시터의 제조 방법에 따르면, 포토레지스트를 마스크로 이용하여 하지막인 산화물로 이루어진 희생막을 식각하여 스토리지 노드 콘택홀을 형성한 다음, 마스크로 사용된 포토레지스트를 제거하고 질화물로 이루어진 식각 저지막을 식각하여 스토리지 노드 콘택 플러그를 노출시켰다. 이러한 과정에서 포토레지스트의 선택비 부족에 의하여 줄흔(striation)이 발생하게 되며, 스토리지 노드의 분리 후에도 이와 같은 줄흔의 발생이 전사됨으로써 비트 라인간의 단락을 유발할 가능성이 매우 높아진다.
한편, 질화물 또는 실리콘으로 이루어진 하드 마스크층(170)을 패터닝하여 하드 마스크(180)를 형성할 경우, 셀이 밀집된 영역(cell dense area) 과 그렇지 않은 셀 와이드(cell wide) 영역 사이의 식각율의 차이로 인하여 셀 와이드 영역에 많은 질화물이 남게 된다. 예를 들면, 질화물로 구성된 하드 마스크층(170)을 패터닝하여 하드 마스크(180)를 형성하는 동안, 셀이 밀집된 영역에는 약 1600Å 정도의 두께로 질화막이 남는 반면, 셀 와이드 영역에는 질화막이 약 3600Å 정도의 두께로 남게되어 두 영역이 서로 약 2000∼2500Å정도의 높이 차이를 가지게 되므로 셀 밀집 영역과 셀 와이드 영역간의 높이의 불균형을 야기시킨다.
이러한 문제점을 해결하기 위하여, 본 발명의 일 실시예에 따르면, 질화물로 이루어진 하드 마스크(180)를 형성하기 위하여 하지막인 산화물로 구성된 제1 희생막(165)에 대하여 약 3∼4：1 정도의 높은 식각 선택비를 갖는 CH2F2와 O2의 조합으로 구성된 식각 가스를 사용하여 셀이 밀집된 영역과 셀 와이드 영역간의 불균형을 해소하는 한편, 하드 마스크(180)와 식각 저지막(160) 등의 질화막들을 제거하는 동안 제1 희생막(165)의 높이 손상을 최소화할 수 있다. 즉, 질화막인 하드마스크층(170)을 패터닝하여 하드 마스크(180)를 형성할 경우, 산화막인 제1 희생막(165)과의 식각 선택비를 극대화할 수 있는 CH2F2/O2로 이루어진 식각 가스를 사용함으로써, 셀 밀집 영역과 셀 와이드 영역 사이의 높이의 불균형을 해소하여 펀칭 쓰로우(punching through)를 방지하는 동시에 비트 라인간의 단락을 방지할 수 있을 뿐만 아니라 스토리지 노드 형성을 위한 몰드로 사용된 산화물로 이루어진 제1 희생막(165)의 높이의 감소를 최소화할 수 있다. 따라서, 도 3b에 도시한 바와 같이, CH2F2/O2로 이루어진 식각 가스를 사용하여 하드 마스크(180)를 형성하는 경우, 예를 들면 약 4000Å 정도의 두께를 가지는 하드 마스크(180)를 형성하는 동안 제1 희생막(165)은 약 1000Å 정도의 두께만 식각되기 때문에 제1 희생막(165)의 손실을 최소화할 수 있다. 이 경우, 하드 마스크(180)를 형성하기 위하여 사용되는 혼합 식각 가스 중의 CH2F2와 O2의 가스 유량비는 약 1∼5：1 정도가 되며, CH2F2와O2가스의 실질적인 유량은 각기 약 10∼100sccm 및 10∼20sccm 정도가 된다.
한편, 본 발명의 다른 실시예에서와 같이 도핑되지 않은 실리콘으로 하드 마스크(180)를 형성할 경우에는, 그 하부의 산화막인 제1 희생막(165)과의 식각 선택비를 고려하여 Cl2및 HBr, HBr 및 O2또는 Cl2및 O2로 이루어진 혼합 식각 가스를 사용함으로써, 제1 희생막(165)에 대한 하드마스크(180)의 식각 선택비를 확보하여 전술한 바와 마찬가지의 결과를 얻을 수 있다.
도 2e를 참조하면, 스토리지 노드 홀(185)을 형성하고, 질화물로 이루어진 식각 저지막(160) 및 질화물 내지 실리콘으로 구성된 하드 마스크(180)를 제거하여 스토리지 노드 콘택 플러그(155)를 노출시킨 후, 스토리지 노드 홀(185) 및 제1 희생막(165)의 상부에 후에 스토리지 노드 전극으로 분리될 하부 전극층(190)을 적층한다. 상기 하부 전극층(190)은 도핑된 폴리실리콘과 같은 도전체로 이루어진다. 이 때, 하드 마스크(180)가 질화물인 경우와 실리콘으로 이루어진 각 경우에 있어서 사용되는 식각 가스는 전술한 바와 같다.
본 발명에 따라 스토리지 노드 홀(185)을 형성한 상태를 보다 상세하게 설명하면 다음과 같다.
도 4a 내지 도 4c는 본 발명에 따라 하드 마스크를 이용하여 스토리지 노드 홀을 형성한 상태를 나타내는 현미경 사진들이다. 도 4a 및 도 4b는 각기 셀 밀집 영역 및 셀 와이드 영역에 스토리지 노드 홀이 형성된 상태를 나타내는 평면 사진들이며, 도 4c는 셀 밀집 영역에서 스토리지 홀이 형성된 상태를 나타내는 단면 사진이다.
도 4a 내지 도 4c에 도시한 바와 같이, 본 발명에 따르면 질화물 내지 실리콘으로 이루어진 하드 마스크(180)를 이용하여 산화막인 제1 희생막(165)을 식각하여 스토리지 노드 홀(185)을 형성함으로써, 수직한 프로파일을 갖는 스토리지 노드 홀(185)을 형성할 수 있을 뿐만 아니라 본 발명의 일 실시예와 같이 셀 밀집 영역과 셀 와이드 영역 사이의 단차를 해소하기 위해 산화물인 제1 희생막(165)에 대하여 높은 식각 선택비를 이용한 CH2F2/O2가스가 조합된 식각 가스를 사용하여 하드 마스크(180)를 형성하고, 하드 마스크(180) 및 식각 저지막(160)을 제거함으로써, 셀 밀집 영역과 셀 와이드 영역간의 높이의 불균일을 해결할 수 있다. 따라서, 종래와 같은 포토레지스트로 인한 뒤틀림 내지 줄흔의 발생이나 비트 라인간의 단락을 유발함이 없이 종래의 경우에 비하여 현저하게 깊은 깊이를 갖는 스토리지 노드 홀(185)을 형성할 수 있으며, 이에 따라 스토리지 노드 홀(185)의 형상을 따라 형성되는 스토리지 노드 전극을 포함하는 캐패시터의 높이를 크게 증대시킬 수 있다.
다시 도 2e를 참조하면, 스토리지 노드 홀(185)을 채우면서 하부 전극층(190) 상에 산화물로 이루어진 제2 희생막(195)을 도포한다. 제2 희생막(195)은 BPSG, TEOS 또는 USG로 구성되며, 스토리지 노드 홀(185)을 완전히 채우도록 적층되어 후속하여 진행되는 스토리지 노드의 분리를 위한 공정 동안 스토리지 노드 홀(185)의 내부 구조가 손상되거나 오염이 발생하는 것을 방지하는 역할을 수행한다.
도 2f를 참조하면, 화학 기계적 연마 또는 에치 백 공정을 통하여 제1 희생막(165)의 상면이 노출되도록 제2 희생막(195) 및 하부 전극층(190)을 연마함으로써, 스토리지 노드 전극(200)을 형성한다. 이에 따라, 스토리지 노드 전극(200) 주변의 제1 희생막(165)의 상부가 노출되는 동시에 스토리지 노드 홀(185) 내에 잔류하는 제2 희생막(195)의 상면도 함께 노출된다.
도 2g를 참조하면, 스토리지 노드 전극(200) 주변의 제1 희생막(165) 및 스토리지 노드 홀(185) 내의 제2 희생막(195)을 완전히 제거하여 스토리지 노드 전극(200)을 완성한 다음, 스토리지 노드 전극(200) 상에 캐패시터의 용량을 증대를 위하여 HSG 실리콘막(205)을 형성한다. 이 때, 각 소자의 인접하는 스토리지 노드 전극(200)들 사이에 발생하는 가교 현상을 방지하기 위하여 불순물이 도핑된 폴리실리콘으로 구성된 스토리지 노드 전극(200)의 내측과 외측의 불순물의 농도를 서로 다르게 조절함으로써, 스토리지 노드 전극(200)의 내측과 외측에서 형성되는 HSG 실리콘막(205)이 서로 다른 크기를 갖게 형성할 수도 있다.
이어서, HSG 실리콘막(205) 및 식각 저지막인 제1 질화막(160) 상에 유전층(210)을 적층한 다음, 유전층(210)의 상부에 상부 전극층을 증착하고, 이를 패터닝하여 상부 전극(210)을 형성함으로써, 메모리용 반도체 소자의 캐패시터를 완성한다.
본 발명에 의하면, 질화물인 하드 마스크의 형성 시, 하지막인 산화물로 구성된 희생막에 대하여 식각 선택비가 우수한 CH2F2/O2의 조합 가스로 식각함으로써, 질화물인 하드 마스크를 형성하거나 후에 하드 마스크 및 식각 저지막을 제거하는 동안 산화막인 희생막에 펀치 쓰로우가 발생하지 않는 한편, 희생막의 높이 감소를 최소화할 수 있다. 또한, 도핑되지 않은 실리콘으로 이루어진 하드 마스크를 형성할 경우에는, 하지막인 산화물로 이루어진 희생막과에 대하여 높은 식각 선택비를 확보하기 위하여 Cl2/HBr, HBr/O2또는 Cl2O2가스를 사용하여 하드 마스크를 형성하고 하드 마스크 및 식각 저지막을 제거함으로써 희생막의 높이 감소를 최소화할 수 있다.
따라서, 종래의 포토레지스트나 폴리 실리콘을 이용한 하드 마스크 공정에서 문제점인 대전(charging)으로 인하여 ADI에서 스토리지 노드 홀이 오픈 되지 않은 상태를 검사할 수 없는 문제점과 스토리지 노드의 분리 시에 화학 기계적 연마(CMP) 공정 등을 이용하여 평탄화시켜야 하는 문제점을 모두 해결할 수 있다.
또한, 종래와 같이 포토레지스트의 뒤틀림 내지 줄흔의 발생으로 인한 비트 라인간의 단락을 유발함이 없이 현저하게 깊은 깊이를 갖는 스토리지 노드 홀을 형성할 수 있으며, 이에 따라 스토리지 노드 홀의 구조를 따라 형성되는 스토리지 노드 전극을 포함하는 캐패시터의 높이를 크게 증대시킴으로써 캐패시터의 정전 용량을 충분히 확보할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술분야의 숙련된 당업자라면 하기의 특허청구범위에 기재된 본 발명의 사상및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (8)
- 스위칭 소자가 형성된 기판 상에 식각 저지막을 형성하는 단계:상기 식각 저지막 상에 산화물로 구성된 희생막을 형성하는 단계;상기 희생막 상에 상기 희생막보다 높은 식각 선택비를 갖는 하드 마스크층을 형성하는 단계;상기 하드 마스크층을 패터닝하여 하드 마스크를 형성하는 단계;상기 하드 마스크를 이용하여 상기 희생막을 식각하여 스토리지 노드 홀을 형성하는 단계; 및상기 하드 마스크 및 상기 식각 저지막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1항에 있어서,상기 하드 마스크층은 상기 희생막에 대하여 3∼4：1의 식각 선택비를 갖는 식각 가스를 사용하여 패터닝되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1항에 있어서, 상기 하드 마스크층은 실리콘 질화물로 구성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제3항에 있어서, 상기 하드 마스크층은 플라즈마 증대 화학 기상 증착법 또는 저압 화학 기상 증착법에 의해 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제4항에 있어서, 상기 하드 마스크층은 CH2F2및 O2가 혼합된 식각 가스를 사용하여 패터닝되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제5항에 있어서, 상기 식각 가스 중 CH2F2와 O2의 유량비는 1∼5：1인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1항에 있어서,상기 하드 마스크층은 도핑되지 않은 실리콘으로 구성되는 것을 특징으로 하는 반도체 소자의 제조 방법
- 제7항에 있어서,상기 하드 마스크층은 Cl2및 HBr, HBr 및 O2또는 Cl2및 O2의 혼합 식각 가스를 사용하여 패터닝되는 것을 특징으로 하는 반도체 소자의 제조 방법.
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| KR100799153B1 (ko) * | 2006-09-29 | 2008-01-29 | 주식회사 하이닉스반도체 | 토폴로지가 완화된 스토리지노드콘택을 구비한반도체소자의 제조 방법 |
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2002
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