KR20010059015A - 반도체소자의 캐패시터 형성방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 캐패시터 형성방법에 관한 것으로,
반도체기판 상부에 콘택플러그가 구비되는 하부절연층을 형성하고 상기 하부절연층 상부에 층간절연막, 식각정지층 및 희생절연막을 순차적으로 적층한 다음, 상기 적층구조를 저장전극 마스크를 이용한 사진식각공정으로 식각하여 상기 콘택플러그를 노출시키는 저장전극 영역을 노출시키는 동시에 상기 식각정지층 하부로 언더컷을 형성하고 상기 언더컷을 매립하며 상기 콘택플러그에 접속되는 저장전극용 도전층을 전체표면상부에 형성한 다음, 상기 희생절연막 상부의 저장전극용 도전층을 식각하여 상기 희생절연막의 측벽 및 하부절연층 상부에 저장전극용 도전층이 구비되는 실린더형 저장전극을 형성하고 상기 희생절연막을 제거하는 공정을 저장전극을 형성함으로써 저장전극의 리프팅 현상이 유발되지않도록 구조적으로 방지하여 반도체소자의 특성 및 신뢰성을 향상시키고 반도체소자의 수율 및 생산성을 향상시키며 그에 따른 반도체소자의 고집적화를 가능하게 하는 기술이다.
Description
본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로, 특히 삼차원적구조를 갖는 저장전극을 형성하고 이때 사용된 희생절연막을 습식방법으로 제거하는 공정시 저장전극이 리프팅 ( lifting ) 되는 현상을 방지하는 기술에 관한 것이다.
반도체소자가 고집적화되어 셀 크기가 감소됨에따라 저장전극의 표면적에 비례하는 정전용량을 충분히 확보하기가 어려워지고 있다.
특히, 단위셀이 하나의 모스 트랜지스터와 캐패시터로 구성되는 디램 소자는 칩에서 많은 면적을 차지하는 캐패시터의 정전용량을 크게하면서, 면적을 줄이는 것이 디램 소자의 고집적화에 중요한 요인이 된다.
그래서, ( εo × εr × A ) / T ( 단, 상기 εo 는 진공유전율, 상기 εr 은 유전막의 유전율, 상기 A 는 캐패시터의 면적 그리고 상기 T 는 유전막의 두께 ) 로 표시되는 캐패시터의 정전용량 C 를 증가시키기 위하여, 유전상수가 높은 물질을 유전체막으로 사용하거나, 유전체막을 얇게 형성하거나 또는 저장전극의 표면적을 증가시키는 등의 방법을 사용하였다.
그리고, 상기 저장전극의 표면적을 증가시키기 위하여 삼차원적인 구조를 갖는 저장전극을 형성하였다.
그리고, 가장 보편적으로 사용하는 형상이 실린더형 저장전극이다.
도시되지않았으나 종래기술에 따른 반도체소자의 캐패시터 형성방법을 설명하면 다음과 같다.
먼저, 반도체기판(도시안됨) 상부에 하부절연층을 형성한다. 이때, 상기 하부절연층은 소자분리막, 워드라인 및 비트라인 등의 단위소자들이 형성된 것이다.
그리고, 상기 하부절연층은 비.피.에스.지. ( boro phospho silicate glass, 이하에서 BSPG 라 함 ) 절연막과 같이 유동성이 우수한 절연물질로 형성한다.
그리고, 상기 하부절연층 상부에 질화막과 버퍼산화막을 각각 일정두께 증착한다.
그리고, 콘택마스크(도시안됨)를 이용한 사진식각공정으로 상기 버퍼산화막, 질화막 및 하부절연층을 식각하여 상기 반도체기판을 노출시키는 콘택홀을 형성한다.
그리고, 상기 콘택홀을 매립하는 저장전극 콘택플러그를 형성한다.
그 다음, 상기 버퍼산화막 상부에 희생산화막을 형성하고, 이를 저장전극 마스크를 이용한 사진식각공정으로 식각하여 희생산화막패턴을 형성한다.
그리고, 상기 희생산화막패턴을 포함한 전체표면상부에 저장전극용 도전층을 형성하되, 상기 저장전극 콘택플러그에 접속되도록 형성한다.
그리고, 상기 희생산화막패턴이 노출되도록 평탄화식각하여 상기 희생산화막 상부의 저장전극용 도전층을 식각하고 상기 희생산화막패턴을 제거함으로써 실린더형의 저장전극용 도전층을 형성한다.
이때, 상기 희생산화막패턴은 습식방법으로 제거한다. 여기서, 상기 습식방법은 하부의 절연층인 버퍼산화막(15)에 영향을 주어 저장전극용 도전층이 리프팅되는 현상이 유발된다. 그리고, 리프팅된 저장전극용 도전층은결함으로 작용하여 비트라인 페일 ( bit fail ) 로 작용한다.
그 다음, 상기 저장전극용 도전층 표면에 반구형 도전층을 형성하고 표면적을 증가시킴으로써 반도체소자의 고집적화에 필요한 저장전극을 형성하였다. 후속공정으로 유전체막과 플레이트전극을 형성하여 캐패시터를 형성한다.
상기한 바와같이 종래기술에 따른 반도체소자의 캐패시터 형성방법은, 삼차원적구조를 형성하기 위해 사용된 희생절연막의 제거공정시 저장전극용 도전층이리프팅되어 결함으로 작용하는 경우가 유발되어 반도체소자의 특성 및 신뢰성을 저하시키고 반도체소자의 수율 및 생산성을 저하시켜 그에 따른 반도체소자의 고집적화를 어렵게 하는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 희생절연막의 제거공정시 저장전극용 도전층이 리프팅되지않는 구조로 공정을 진행함으로써 저장전극용 도전층의 리프팅을 방지하여 반도체소자의 특성 및 신뢰성을 향상시키고 반도체소자의 수율 및 생산성을 향상시키며 반도체소자의 고집적화를 가능하게 하는 반도체소자의 캐패시터 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1d 는 본 발명의 실시예에 따른 반도체소자의 캐패시터 형성방법을 나타낸 단면도.
< 도면의 주요주분에 대한 부호의 설명 >
11 : 반도체기판 13 : 하부절연층
15 : 저장전극 콘택플러그 17 : 층간절연막
19 : 식각정지층 21 : 희생산화막
23 : 저장전극용 하드마스크 25 : 저장전극용 도전층
30 : 저장전극 콘택홀 50 : 언더컷 ( under cut )
상기한 목적 달성을 위해 본 발명에 따른 반도체소자의 캐패시터 형성방법은,
반도체기판 상부에 콘택플러그가 구비되는 하부절연층을 형성하는 공정과,
상기 하부절연층 상부에 층간절연막, 식각정지층 및 희생절연막을 순차적으로 적층하는 공정과,
상기 적층구조를 저장전극 마스크를 이용한 사진식각공정으로 식각하여 상기 콘택플러그를 노출시키는 저장전극 영역을 노출시키는 동시에 상기 식각정지층 하부로 언더컷을 형성하는 공정과,
상기 언더컷을 매립하며 상기 콘택플러그에 접속되는 저장전극용 도전층을 전체표면상부에 형성하는 공정과,
상기 희생절연막 상부의 저장전극용 도전층을 식각하여 상기 희생절연막의 측벽 및 하부절연층 상부에 저장전극용 도전층이 구비되는 실린더형 저장전극을 형성하는 공정과,
상기 희생절연막을 제거하는 공정을 포함하는 것을 특징으로한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 1a 내지 도 1d 는 본 발명의 실시예에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도이다.
먼저, 반도체기판(11) 상부에 하부절연층(13)을 형성한다.
이때, 상기 하부절연층(13)은 소자분리막이 형성된 반도체기판(11) 상부에 워드라인(도시안됨)을 형성하고 비.피.에스.지. ( boro phospho silicate glass, 이하에서 BSPG 라 함 ) 절연막과 같이 유동성이 우수한 절연물질로 평탄화시킨 다음, 상기 반도체기판(11)에 접속되는 비트라인(도시안됨)을 형성하고 그 상부면을 평탄화시키는 플라즈마 방법으로 형성된 테오스 ( PE-TEOS ) 절연막으로 형성된 것이다.
그 다음, 저장전극 콘택마스크(도시안됨)를 이용한 식각공정으로 상기 하부절연층(13)을 식각하여 상기 반도체기판(11)의 예정된 영역을 노출시키는 저장전극 콘택홀(30)을 형성한다.
그리고, 상기 콘택홀(30)을 매립하는 저장전극 콘택플러그(15)를 형성한다. 이때, 상기 콘택플러그(15)는 텅스텐, 폴리실리콘 등과 같은 도전층으로 형성한다. (도 1a)
그 다음, 전체표면상부에 층간절연막(17), 식각정지층(19) 및 희생산화막(21)을 순차적으로 각각 적층한다.
이때, 상기 층간절연막(17)은 BPSG 와 같은 특성을 갖는 절연막으로 300 ∼ 500 Å 정도의 두께로 형성한다.
그리고, 상기 식각정지층(19)은 질화막을 300 ∼ 500 Å 정도의 두께로 형성한다.
그리고, 상기 희생산화막(21)은 PE-TEOS 로 형성하되, 후속공정으로 형성될 실린더형 저장전극의 측벽 높이만큼 두껍게 형성한다.
그 다음, 상기 희생산화막(21) 상부에 하드마스크(23)를 형성한다. 이때, 상기 하드마스크(23)는 상기 희생산화막(21) 상부에 하드마스크(23) 물질을 증착하고 이를 저장전극 마스크(도시안됨)를 이용한 사진식각공정으로 패터니하여 형성한 것이다.
여기서, 상기 하드마스크(23)는, 질화막이나 산화막으로 형성할 수 있다. (도 1b)
그 다음, 상기 하드마스크(23)를 마스크로 하여 상기 층간절연막(17), 식각정지층(19) 및 희생산화막(21) 적층구조를 상부로 부터 순차적으로 식각함으로써 상기 저장전극 콘택플러그(15)를 노출시키는 동시에 상기 식각정지층(19)의 하부로 언더컷(50)을 형성한다.
이때, 상기 층간절연막(17)은 불순물이 도핑된 층으로서 타층에 비하여 높은 식각선택비를 갖게 되어 상기 식각정지층(19)의 하부로 언더컷(50)이 형성된다. (도 1c)
그 다음, 상기 언더컷(50)을 매립하며 상기 콘택플러그(15)에 접속되는 저장전극용 도전층(25)을 전체표면상부에 일정두께 형성한다.
그리고, 그 상부를 평탄화시키는 평탄화절연막(도시안됨)을 형성하고 상기 희생산화막(21)이 노출될때까지 CMP 방법으로 평탄화식각하여 상기 희생산화막(21)의 측벽 및 상기 콘택플러그(15)에 접속되는 하부절연층(13) 상부에 실린더형 저장전극 도전층(25)을 형성함으로써 실린더형 저장전극의 리프팅 현상을 구조적으로 방지할 수 있도록 형성한다.
그리고, 상기 노출된 희생산화막(21)을 습식방법으로 제거한다.
이때, 상기 습식방법은 상기 저장전극용 도전층(25) 및 식각정지층(19)인 질화막과의 식각선택비 차이를 이용하여 실시한다.
여기서, 상기 층간절연막(17)인 BPSG 절연막은 외부로 노출되지않은 형태로 구비된다. (도 1d)
후속공정으로 상기 저장전극용 도전층(25)이 형성된 실린더형 저장전극의 표면에 유전체막과 플레이트전극을 형성하여 반도체소자의 고집적화에 충분한 정전용량을 확보할 수 있는 캐패시터를 형성한다.
이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 캐패시터 형성방법은, 희생절연막의 제거공정시 유발되는 삼차원적 구조를 갖는 저장전극의 리프팅 현상을 식각정지층을 이용한 구조적인 방법으로 방지함으로써 반도체소자의 특성및 신뢰성을 향상시키고 반도체소자의 수율 및 생산성을 향상시키며 그에 따른 반도체소자의 고집적화를 가능하게 하는 효과를 제공한다.
Claims (6)
- 반도체기판 상부에 콘택플러그가 구비되는 하부절연층을 형성하는 공정과,상기 하부절연층 상부에 층간절연막, 식각정지층 및 희생절연막을 순차적으로 적층하는 공정과,상기 적층구조를 저장전극 마스크를 이용한 사진식각공정으로 식각하여 상기 콘택플러그를 노출시키는 저장전극 영역을 노출시키는 동시에 상기 식각정지층 하부로 언더컷을 형성하는 공정과,상기 언더컷을 매립하며 상기 콘택플러그에 접속되는 저장전극용 도전층을 전체표면상부에 형성하는 공정과,상기 희생절연막 상부의 저장전극용 도전층을 식각하여 상기 희생절연막의 측벽 및 하부절연층 상부에 저장전극용 도전층이 구비되는 실린더형 저장전극을 형성하는 공정과,상기 희생절연막을 제거하는 공정을 포함하는 반도체소자의 캐패시터 형성방법.
- 제 1 항에 있어서,상기 층간절연막은 300 ∼ 500 Å 두께의 BPSG 로 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
- 제 1 항에 있어서,상기 식각정지층은 300 ∼ 500 Å 두께의 질화막으로 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
- 제 1 항에 있어서,상기 희생절연막은 PE-TEOS 절연막으로 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
- 제 1 항에 있어서,상기 저장전극 마스크를 이용한 사진식각공정은 식각선택비 차이를 이용하여 실시하여 언더컷이 구비되는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
- 제 1 항에 있어서,상기 희생절연막의 제거공정은 저장전극용 도전층 및 식각정지층과의 식각선택비 차이를 이용하여 실시하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
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