KR100388472B1 - 반도체 소자 제조방법 - Google Patents

Abstract

본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자 제조 공정 중 캐패시터 형성 공정에 관한 것이다. 본 발명은 전하저장전극 콘택 형성 공정을 단순화하고, 캐패시터 하부층 공정의 마진을 개선할 수 있는 반도체 소자 제조방법을 제공하는데 그 목적이 있다. 본 발명의 일 측면에 따르면, 반도체 기판 상에 소정의 도전 구조 및 절연 구조를 구비한 하부층을 형성하는 단계; 상기 하부층 상에 희생막 및 제1 플레이트전극용 전도막을 형성하는 단계; 캐패시터 형성 영역의 상기 제1 플레이트전극용 전도막 및 상기 희생막을 선택적으로 식각하는 단계; 전하저장전극 콘택 영역의 상기 절연 구조를 선택적으로 식각하여 전하저장전극 콘택홀을 형성하는 단계; 상기 전하저장전극 콘택홀이 형성된 전체 구조 상부에 제2 플레이트전극용 전도막을 형성하는 단계; 상기 제2 플레이트전극용 전도막을 에치백하여 상기 제2 플레이트전극용 전도막이 상기 희생막 측벽과 상기 전하저장전극 콘택홀에 잔류하도록 하는 단계; 상기 희생막 측벽에 잔류하는 제2 플레이트전극용 전도막 표면에 유전체 박막을 형성하는 단계; 상기 유전체 박막이 형성된 전체 구조 표면을 따라 전하저장전극용 전도막을 형성하는 단계; 및 상기 제1 플레이트전극용 전도막 상부의 상기 전하저장전극용 전도막을 제거하는 단계를 포함하는 반도체 소자 제조방법이 제공된다.

Description

반도체 소자 제조방법{Method for fabricating semiconductor device}

본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자 제조 공정 중 콘택 플러그 및 캐패시터 형성 공정에 관한 것이다.

반도체 메모리 소자의 고집적화에 따라 동일 레이아웃 면적에서 보다 큰 캐패시턴스를 확보하기 위한 노력이 계속되고 있다. 캐패시터의 캐패시턴스는 유전율(ε) 및 전극의 유효 표면적에 비례하고, 전극간 거리에 반비례하기 때문에, 종래에는 주로 캐패시터 전하저장전극의 표면적을 확보하거나 유전체의 박막화로 전극간 거리를 최소화하는 방향으로 많은 연구가 진행되어 왔다. 그러나, 이 중 유전체의 박막화는 누설전류 증가를 수반하는 문제점이 있으며, 이에 따라 캐패시터 구조를 플라나 스택(Planar stack), 컨케이브(Concave), 실린더(cylinder)와 같은 3차원 구조로 형성하여 캐패시터의 유효 표면적을 증대시키는 방법을 주로 사용하여 왔다.

또한, 이러한 3차원 구조의 캐패시터의 적용과 함께 기존의 유전체 재료인 NO(nitride/oxide) 박막을 Ta₂0₅, BST, TaON, TaO 등의 고유전체 박막으로 대체하는 방향으로 개발이 진행되고 있다.

종래기술에 따른 캐패시터 형성 공정은, 통상적으로 전하저장전극 콘택홀을 형성한 다음, 폴리실리콘막을 증착하고 CMP 공정을 통해 폴리실리콘 플러그를 형성하는 기반 공정 후에 전하저장전극/유전체 박막/플레이트전극을 차례로 적층하는 방식으로 진행하고 있다.

이 경우, 폴리실리콘 플러그 형성을 위한 CMP 공정시 하부의 비트라인이 노출될 우려가 있기 때문에 통상적으로 비트라인 상부에 하드 마스크 질화막을 두껍게 형성하고 있다. 이처럼 하드 마스크 질화막의 두께가 높아지면 비트라인의 프로파일이 열화되고 비트라인 형성 후 진행되는 층간절연막 증착 공정시 갭필이 어려운 문제점이 지적되고 있다. 또한, 공정이 복잡한 단점도 가지고 있다.

본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 전하저장전극 콘택 형성 공정을 단순화하고, 캐패시터 하부층 공정의 마진을 개선할 수 있는 반도체 소자 제조방법을 제공하는데 그 목적이 있다.

도 1 내지 도 8은 본 발명의 일 실시예에 따른 캐패시터 형성 공정도.

* 도면의 주요 부분에 대한 부호의 설명

23 : 희생산화막

24 : 제1 플레이트전극용 전도막

27 : 제2 플레이트전극용 전도막

28 : 유전체 박막

29 : 전하저장전극용 전도막

상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 반도체 기판 상에 소정의 도전 구조 및 절연 구조를 구비한 하부층을 형성하는 단계; 상기 하부층 상에 희생막 및 제1 플레이트전극용 전도막을 형성하는 단계; 캐패시터 형성 영역의 상기 제1 플레이트전극용 전도막 및 상기 희생막을 선택적으로 식각하는 단계; 전하저장전극 콘택 영역의 상기 절연 구조를 선택적으로 식각하여 전하저장전극 콘택홀을 형성하는 단계; 상기 전하저장전극 콘택홀이 형성된 전체 구조 상부에 제2 플레이트전극용 전도막을 형성하는 단계; 상기 제2 플레이트전극용 전도막을 에치백하여 상기 제2 플레이트전극용 전도막이 상기 희생막 측벽과 상기 전하저장전극 콘택홀에 잔류하도록 하는 단계; 상기 희생막 측벽에 잔류하는 제2 플레이트전극용 전도막 표면에 유전체 박막을 형성하는 단계; 상기 유전체 박막이 형성된 전체 구조 표면을 따라 전하저장전극용 전도막을 형성하는 단계; 및 상기 제1 플레이트전극용 전도막 상부의 상기 전하저장전극용 전도막을 제거하는 단계를 포함하는 반도체 소자 제조방법이 제공된다.

바람직하게, 본 발명은 상기 전하저장전극용 전도막을 제거하는 단계 수행 후, 상기 제1 플레이트전극용 전도막을 선택 식각하는 단계를 더 포함한다.

이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.

첨부된 도면 도 1 내지 도 8은 본 발명의 일 실시예에 따른 캐패시터 형성 공정을 도시한 것으로, 이하 이를 참조하여 설명한다.

우선, 도 1에 도시된 바와 같이 실리콘 기판(10) 상에 소자분리막(11), 워드라인(13), 랜딩 플러그 콘택(17), 비트라인(18) 등을 형성하고, 전체 구조 상부에 평탄화된 층간절연막(21) 및 실리콘질화막(22)을 증착한다. 여기서, 실리콘질화막(22)은 식각방지막으로 증착한 것이며, 미설명 도면 부호 '12'는 게이트 산화막, '14'는 워드라인 하드 마스크 질화막, '15'는 워드라인 측벽 스페이서 질화막, '16'은 층간절연막, '19'는 비트라인 하드 마스크 질화막, '20'은 비트라인 측벽 스페이서 질화막을 각각 나타낸 것이다.

다음으로, 도 2에 도시된 바와 같이 전체 구조 상부에 희생산화막(23) 및 제1 플레이트전극용 전도막(24)을 차례로 증착한다. 이때, 제1 플레이트전극용 전도막(24)으로 폴리실리콘이나 금속을 사용한다.

계속하여, 도 3에 도시된 바와 같이 제1 플레이트전극용 전도막(24) 상에 포토레지스트 패턴(25)을 형성하고, 포토레지스트 패턴(25)을 식각 마스크로 사용하여 제1 플레이트전극용 전도막(24) 및 희생산화막(23)을 건식 식각하여 캐패시터가 형성될 영역을 디파인한다.

이어서, 도 4에 도시된 바와 같이 포토레지스트 패턴(25)을 제거하고, 전하저장전극 콘택 마스크를 사용한 사진 공정을 실시하여 포토레지스트 패턴(26)을 형성하고, 포토레지스트 패턴(26)을 식각 마스크로 사용하여 실리콘질화막(22) 및 층간절연막(21)을 건식 식각함으로써 전하저장전극 콘택홀을 형성한다.

다음으로, 도 5에 도시된 바와 같이 포토레지스트 패턴(26)을 제거하고, 전체 구조 상부에 제2 플레이트전극용 전도막(27)을 증착하고, 에치백 공정을 실시하여 희생산화막(23)의 측벽과 전하저장전극 콘택홀에 제2 플레이트전극용 전도막(27)이 잔류하도록 한다. 즉, 플레이트전극을 형성하면서 전하저장전극 콘택을 형성한다. 제2 플레이트전극용 전도막(27)으로 폴리실리콘막이나 금속을 사용한다.

계속하여, 도 6에 도시된 바와 같이 전체 구조 표면을 따라 유전체 박막(28)을 증착하고, 에치백 공정을 실시하여 희생산화막(23) 측벽의 제2 플레이트전극용 전도막(27) 표면에만 유전체 박막(28)이 잔류되도록 한다.

이어서, 도 7에 도시된 바와 같이 전체 구조 표면을 따라 전하저장전극용 전도막(29)을 증착하고, 제1 플레이트전극용 전도막(24) 상부의 전하저장전극용 전도막(29)을 제거한다. 이때, 전하저장 전극용 전도막(29)을 선택적으로 제거하기 위하여 포토레지스트 전하저장전극 콘택 상부의 홈에 매립한 후 에치백을 실시할 수있다. 이때, 전하저장전극용 전도막(29)으로 폴리실리콘이나 금속을 사용한다.

다음으로, 도 8에 도시된 바와 같이 플레이트전극 마스크를 사용한 사진 공정을 통해 포토레지스트 패턴(30)을 형성하고, 이를 식각 마스크로 사용하여 제1 플레이트전극용 전도막(24)을 식각한다.

상기와 같은 공정을 실시하여 캐패시터를 형성하는 경우, 플레이트 전극을 형성할 때 전하저장전극 콘택을 형성하기 때문에 기존과 같은 별도의 폴리실리콘 증착 및 CMP 공정을 실시하지 않아도 되며, CMP 공정을 실시하지 않기 때문에 비트라인 하드 마스크 질화막의 두께를 얇게 형성할 수 있어 층간절연막 증착시 갭필 특성을 개선할 수 있다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

전술한 본 발명은 별도의 공정 없이 플레이트전극을 형성하면서 전하저장전극 콘택을 형성할 수 있으며, CMP 공정을 실시하지 않기 때문에 비트라인 상부에 증착되는 층간절연막 증착시 갭필 특성을 개선하고 공정 단가를 낮추는 효과가 있다.

Claims (2)

1. 반도체 기판 상에 소정의 도전 구조 및 절연 구조를 구비한 하부층을 형성하는 단계;

   상기 하부층 상에 희생막 및 제1 플레이트전극용 전도막을 형성하는 단계;

   캐패시터 형성 영역의 상기 제1 플레이트전극용 전도막 및 상기 희생막을 선택적으로 식각하는 단계;

   전하저장전극 콘택 영역의 상기 절연 구조를 선택적으로 식각하여 전하저장전극 콘택홀을 형성하는 단계;

   상기 전하저장전극 콘택홀이 형성된 전체 구조 상부에 제2 플레이트전극용 전도막을 형성하는 단계;

   상기 제2 플레이트전극용 전도막을 에치백하여 상기 제2 플레이트전극용 전도막이 상기 희생막 측벽과 상기 전하저장전극 콘택홀에 잔류하도록 하는 단계;

   상기 희생막 측벽에 잔류하는 제2 플레이트전극용 전도막 표면에 유전체 박막을 형성하는 단계;

   상기 유전체 박막이 형성된 전체 구조 표면을 따라 전하저장전극용 전도막을 형성하는 단계; 및

   상기 제1 플레이트전극용 전도막 상부의 상기 전하저장전극용 전도막을 제거하는 단계

   를 포함하는 반도체 소자 제조방법.
2. 제1항에 있어서,

   상기 전하저장전극용 전도막을 제거하는 단계 수행 후,

   상기 제1 플레이트전극용 전도막을 선택 식각하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조방법.