KR20010058141A - 반도체 소자의 캐패시터 형성방법 - Google Patents

Abstract

본 발명은 반도체 소자의 캐패시터 형성방법을 개시한다. 개시된 본 발명의 반도체 소자의 캐패시터 형성방법은, 비트라인들이 형성된 실리콘 기판 상에 층간절연막을 형성하는 단계와, 상기 층간절연막 상에 상기 비트라인들 사이 부분의 상기 층간절연막 부분을 노출시키는 마스크 패턴을 형성하는 단계, 노출된 층간절연막 부분을 식각하고, 식각된 층간절연막 부분 내에 캐패시터용 플러그를 형성하는 단계, 상기 캐패시터용 플러그 및 마스크 패턴 상에 평탄화된 표면을 갖는 제1산화막을 형성하고, 상기 제1산화막의 소정 부분을 식각하여 캐패시터 형성 영역을 구획하는 콘택홀을 형성하는 단계, 상기 콘택홀 내에 질화막 재질의 장벽막을 형성하는 단계, 상기 제1산화막을 에치백하여 상기 장벽막의 측벽에 산화막 스페이서를 형성하는 단계, 상기 결과물 상에 스토리지 노드 전극용 폴리실리콘막을 증착하는 단계, 상기 스토리지 노드 전극용 폴리실리콘막 상에 평탄화된 표면을 갖는 제2산화막을 형성하는 단계, 상기 상기 스토리지 노드 전극용 폴리실리콘막이 분리되도록, 제2산화막, 스토리지 노드 전극용 폴리실리콘막, 산화막 스페이서 및 장벽막의 표면 일부 두께를 제거하는 단계, 상기 제2산화막을 제거하는 단계, 및 상기 결과물 상에 유전체막 및 플레이트 전극용 폴리실리콘막을 차례로 형성하는 단계를 포함한다.

Description

반도체 소자의 캐패시터 형성방법{METHOD FOR FORMING CAPACITOR OF SEMICONDUCTOR DEVICE}

본 발명은 반도체 소자의 캐패시터 형성방법에 관한 것으로, 보다 상세하게는, 이웃하는 캐패시터들간의 브릿지(bridge) 현상을 효과적으로 방지할 수 있는 반도체 소자의 캐패시터 형성방법에 관한 것이다.

반도체 메모리 소자의 수요가 급증함에 따라, 고용량의 캐패시터를 얻기 위한 다양한 기술들이 제안되고 있다. 상기 캐패시터는, 소위, 스토리지 노드 전극과 플레이트 전극으로 불리우는 캐패시터 전극들 사이에 유전체막이 개재된 구조로서, 그 용량은 전극의 표면적과 유전체막의 유전율에 비례하고, 전극들간의 간격에 반비례한다. 따라서, 고용량의 캐패시터를 얻기 위해서는, 유전율이 큰 유전체막을 사용하거나, 전극의 표면적을 확대시키거나, 또는, 전극들간의 거리를 줄이는 것이 필수적이다.

그런데, 전극들간의 거리, 즉, 유전체막의 두께를 줄이는 것은 그 한계가 있기 때문에, 고용량의 캐패시터를 제조하기 위한 연구는 유전율이 큰 유전체막을 사용하거나, 또는, 전극의 표면적을 넓히는 방식으로 진행되어 왔다. 예를들어, 유전체막의 재질로 탄탈륨산화막(Ta₂O₅)를 이용하는 것은 유전율을 증가시키는 것에 의해 캐패시터 용량을 증가시킨 하나의 방법이며, 핀(Fin) 구조, 스택(Stack) 구조 및 원통(Cylinder) 구조 등으로 캐패시터 전극을 형성하는 것은 전극의 표면적을 넓혀 캐패시터 용량을 증가시킨 하나의 형태이다. 특히, 상기한 구조들 중에서 실린더 구조는 비교적 간단한 공정으로 넓은 전극 면적으로 확보할 수 있다는 잇점이 있기 때문에, 현재 대부분의 캐패시터는 이러한 실린더 구조로 제작되고 있다.

또한, 전극의 표면적을 넓히기 위한 기술로서, 최근에는 MPS(Meta-stable Poly Silicon) 공정이 수행되고 있다. 상기 MPS 공정은 전극의 재질로 사용되는 폴리실리콘막을 열처리하여 결정 성장이 이루어지도록 함으로써, 전극의 표면적이 증가되도록 하는 공정이다.

그러나, MPS 공정을 이용한 종래의 캐패시터 형성방법은, 폴리실리콘막의 결정 성장을 통해 전극의 표면적을 효과적으로 넓힐 수 있다는 잇점은 있으나, MPS 공정 동안에, 폴리실리콘막의 과도 성장으로 인하여 떨어짐(broken) 현상이 발생됨으로써, 이웃하는 캐패시터 전극들간의 브릿지(bridge)가 발생되는 문제점이 있고, 또한, MPS 공정을 완료한 후에 수행하는 세정 공정시에 세정액 내에 포함된 파티클 등에 의해서도 캐패시터 전극들간의 브릿지가 발생되는 문제점이 있다.

한편, 종래에는 MPS 공정을 수행하되, 캐패시터 전극의 내측 부분에만 MPS 공정을 적용함으로써, 폴리실리콘막의 과도 성장에 기인된 브릿지 현상을 방지하고는 있으나, 이 경우에도, 세정 공정에 기인된 캐패시터 전극들간의 브릿지 현상은 방지하지 못하는 문제점이 있다.

따라서, 상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은, 캐패시터 전극들 사이에 장벽막(wall)을 형성시켜 줌으로써, 이웃하는 캐패시터 전극들간의 브릿지 현상을 효과적으로 방지할 수 있는 반도체 소자의 캐패시터 형성방법을 제공하는데, 그 목적이 있다.

도 1a 내지 도 1e는 본 발명의 실시예에 따른 캐패시터 형성방법을 설명하기 위한 공정 단면도.

도 2a 내지 도 2e는 본 발명의 다른 실시예에 따른 캐패시터 형성방법을 설명하기 위한 공정 단면도.

(도면의 주요 부분에 대한 부호의 설명)

1,31 : 실리콘 기판 2,32 : 제1층간절연막

3,33 : 비트라인용 플러그 4,34 : 캐패시터용 제1플러그

5,35 : 비트라인 6,36 : 비트라인 스페이서

7,37 : 제2층간절연막 8,38 : 질화막 패턴

9,39 : 제1콘택홀 10,40 : 캐패시터용 제2플러그

11,41 : 제1산화막 11a,41a,41b : 산화막 스페이서

12,42 : 감광막 패턴 13,43 : 제2콘택홀

14,54 : 장벽 15,45 : 스토리지 노드 전극용 폴리실리콘막

16,46 : 제2산화막 17,57 : 유전체막

18,58 : 플레이트 전극용 폴리실리콘막

20,60 : 캐패시터 50 : 질화막

51 : 제3산화막

상기와 같은 목적은, 비트라인들이 형성된 실리콘 기판 상에 층간절연막을 형성하는 단계; 상기 층간절연막 상에 상기 비트라인들 사이 부분의 상기 층간절연막 부분을 노출시키는 마스크 패턴을 형성하는 단계; 노출된 층간절연막 부분을 식각하는 단계; 식각된 층간절연막 부분 내에 캐패시터용 플러그를 형성하는 단계; 상기 캐패시터용 플러그 및 마스크 패턴 상에 평탄화된 표면을 갖는 제1산화막을 형성하는 단계; 상기 제1산화막의 소정 부분을 식각하여 캐패시터 형성 영역을 구획하는 콘택홀을 형성하는 단계; 상기 콘택홀 내에 질화막으로 이루어진 장벽막을 형성하는 단계; 상기 제1산화막을 에치백하여 상기 장벽막의 측벽에 산화막 스페이서를 형성하는 단계; 상기 결과물 상에 균일한 두께로 상기 캐패시터용 플러그와 콘택되는 스토리지 노드 전극용 폴리실리콘막을 증착하는 단계; 상기 스토리지 노드 전극용 폴리실리콘막 상에 평탄화된 표면을 갖는 제2산화막을 형성하는 단계; 상기 상기 스토리지 노드 전극용 폴리실리콘막이 분리되도록, 제2산화막, 스토리지 노드 전극용 폴리실리콘막, 산화막 스페이서 및 장벽막의 표면 일부 두께를 제거하는 단계; 상기 제2산화막을 제거하는 단계; 및 상기 결과물 상에 유전체막 및 플레이트 전극용 폴리실리콘막을 차례로 형성하는 단계를 포함하는 본 발명에 따른 반도체 소자의 캐패시터 형성방법에 의하여 달성된다.

또한, 상기와 같은 목적은, 비트라인들이 형성된 실리콘 기판 상에 층간절연막을 형성하는 단계; 상기 층간절연막 상에 상기 비트라인들 사이 부분의 상기 층간절연막 부분을 노출시키는 마스크 패턴을 형성하는 단계; 노출된 층간절연막 부분을 식각하는 단계; 식각된 층간절연막 부분 내에 캐패시터용 플러그를 형성하는 단계; 상기 캐패시터용 플러그 및 마스크 패턴 상에 평탄화된 표면을 갖는 제1산화막을 형성하는 단계; 상기 제1산화막의 소정 부분을 식각하여 캐패시터 형성 영역을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀의 내벽에 균일한 두께로 상기 캐패시터용 플러그와 콘택되는 스토리지 노드 전극용 폴리실리콘막을 증착하는 단계; 내벽에 스토리지 노드 전극용 폴리실리콘막이 증착된 콘택홀 내에 제2산화막을 매립시키는 단계; 상기 제1 및 제2산화막을 에치백하여, 상기 스토리지 노드 전극용 폴리실리콘막의 측벽에 산화막 스페이서를 형성하는 단계; 상기 스토리지 노드 전극용 폴리실리콘막과 산화막 스페이서 상에 질화막을 증착하는 단계; 상기 결과물 상에 평탄화된 표면을 갖는 제3산화막을 형성하고, 상기 스토리지 노드 전극용 폴리실리콘막이 분리되도록, 상기 제3산화막과, 산화막 스페이서 및 상기 스토리지 노드 전극용 폴리실리콘막의 표면 일부 두께를 제거하는 단계; 상기 제3산화막을 제거하고, 상대적으로 넓은 영역에 증착된 질화막 부분을 제거하는 단계; 및 상기 결과물 상에 유전체막과 플레이트 전극용 폴리실리콘막을 차례로 증착하는 단계를 포함하는 본 발명에 따른 반도체 소자의 캐패시터 형성방법에 의하여 달성된다.

본 발명에 따르면, 이웃하는 캐패시터 전극들 사이에 절연 특성이 우수한 질화막으로 장벽막을 형성시키기 때문에, MPS 공정시에 폴리실리콘막의 떨어짐이 발생되더라도, 상기 질화막 재질의 장벽막에 의해 이웃하는 캐패시터 전극들 사이의 브릿지 현상을 방지할 수 있으며, 아울러, 세정 공정에 의해 초래될 수 있는 캐패시터 전극들간의 브릿지 현상도 방지할 수 있다.

이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.

도 1a 내지 도 1e는 본 발명의 실시예에 따른 캐패시터 형성방법을 설명하기 위한 각 공정별 단면도로서, 이를 설명하면 다음과 같다.

먼저, 도 1a에 도시된 바와 같이, 공지된 제조 공정을 통해 하부 패턴들, 예컨데, 게이트 전극들(도시안됨)이 형성된 실리콘 기판(1) 상에 제1층간절연막(2)을 형성하고, 상기 제1층간절연막(2) 내에 비트라인용 플러그(3)와 캐패시터용 제1플러그(4)를 형성한다. 그런다음, 상기 제1층간절연막(2) 상에 상기 비트라인용 플러그(3)와 콘택되는 비트라인들(5)을 형성한 후, 상기 비트라인(5)의 측벽에 비트라인 스페이서(6)를 형성한다. 이어서, 상기 비트라인(5)을 포함한 제1층간절연막(2) 상에 제2층간절연막(7)을 형성하고, 상기 제2층간절연막(7) 상에 캐패시터용 제1플러그(4) 상부에 배치된 상기 제2층간절연막 부분을 노출시키는 질화막 패턴(8)을 형성하고, 노출된 제2층간절연막 부분을 식각하여, 상기 캐패시터용 제1플러그(4)를 노출시키는 제1콘택홀(9)을 형성한다. 여기서, 상기 질화막 패턴(8) 대신에 실리콘 질산화막 패턴을 형성할 수도 있다.

그 다음, 상기 제1콘택홀(9) 내에 캐패시터용 제2플러그(10)를 형성하고, 상기 질화막 패턴(8) 및 캐패시터용 제2플러그(10) 상에 제1산화막(11)을 형성한다. 여기서, 상기 제1산화막(11)은 후속에서 수행될 캐패시터 전극들간의 분리를 위한 에치백 또는 화학적기계연마(Chemical Mechanical Polishing : 이하, CMP) 공정에 의해 제거되는 두께를 고려한 두께, 예컨데, 8,000 내지 15,000Å 두께로 형성하며, 아울러, 딥 아웃(dip out)시의 식각 선택비를 고려한 물질로 형성한다.

계속해서, 상기 제1산화막(11) 상에 캐패시터 형성 영역을 가리는 감광막 패턴(12)을 형성하고, 이어서, 상기 감광막 패턴(12)을 마스크로하는 식각 공정으로 노출된 제1산화막 부분을 제거하여, 상기 제1산화막(11) 내에 캐패시터 형성 영역들을 분리시키는 제2콘택홀(13)을 형성한다.

다음으로, 도 1b에 도시된 바와 같이, 감광막 패턴을 제거한 상태에서, 상기 제2콘택홀(13) 내에 절연 특성이 우수한 질화막을 매립시켜, 캐패시터 형성 영역들 사이에 질화막으로 이루어진 장벽막(wall : 14)을 형성시킨다. 여기서, 장벽막(14)을 형성하기 위한 물질로서, 상기 질화막 대신에 매립 및 절연 특성이 우수함과 동시에 상기 제1산화막(11)과의 식각 속도가 상이한 물질을 이용할 수도 있다.

그 다음, 도 1c에 도시된 바와 같이, 제1산화막을 에치백하여, 질화막으로 이루어진 장벽막(14)의 측벽에 산화막 스페이서(11a)를 형성하고, 이어서, 상기 산화막 스페이서(11a) 및 노출된 캐패시터용 제2플러그(10) 상에 스토리지 노드 전극용 폴리실리콘막(15)을 증착한다.

다음으로, 도 1d에 도시된 바와 같이, 상기 결과물의 상부에 제2산화막(16)을 충분한 두께로 형성하고, 상기 스토리지 노드 전극용 폴리실리콘막(15)이 분리되도록, 상기 제2산화막(16)과 스토리지 노드 전극용 폴리실리콘막(15), 그리고, 장벽막(14)의 표면 일부 두께를 연속적으로 에치백하거나, 또는, CMP 공정으로 연마한다.

그리고나서, 도 1e에 도시된 바와 같이, 딥 아웃 공정을 통해 제2산화막을 제거한 후, 스토리지 노드 전극용 폴리실리콘막(15) 상에 유전체막(17)과 플레이트 전극용 폴리실리콘막(18)을 차례로 증착하여 캐패시터(20)를 완성한다. 여기서, 도시하지는 않았으나, 제2산화막을 제거한 후에는, 상기 스토리지 노드 전극용 폴리실리콘막(15)에 대한 MPS 공정을 수행하여, 스토리지 노드 전극이 충분한 표면적으로 갖도록 한다.

이때, 이웃하는 스토리지 노드 전극들 사이에는 절연 특성이 우수한 질화막 재질의 장벽막(14)이 개재되기 때문에, 상기 장벽막(14)에 의해 이웃하는 캐패시터 전극, 즉, 스토리지 노드 전극들간의 전기적 분리가 이루어진다. 따라서, 질화막 재질의 장벽막(14)에 의해, MPS 공정시에 폴리실리콘막의 떨어짐에 기인된 이웃하는 캐패시터 전극들간의 브릿지 현상은 방지되며, 아울러, 후속의 세정시에도 세정액에 포함된 파티클에 의해 초래될 수 있는 이웃하는 캐패시터 전극들간의 브릿지도 방지된다.

도 2a 내지 도 2d는 본 발명의 다른 실시예를 설명하기 위한 공정 단면도로서, 이를 설명하면 다음과 같다. 여기서, 도 2a에서의 전반부 공정은 도 1a의 전반부 공정과 동일하므로, 그 이후의 공정에 대해서만 설명하도록 한다.

먼저, 도 2a에 도시된 바와 같이, 제1산화막(41) 상에 감광막 패턴(42)을 형성하되, 상기 감광막 패턴(42)은 이전 실시예와는 달리 캐패시터 형성 영역을 노출시키도록 형성한다. 그런다음, 상기 감광막 패턴(42)을 마스크로 하는 식각 공정을 통해 노출된 제1산화막 부분을 제거하여, 상기 제1산화막(41)에 캐패시터가 형성될 영역을 노출시키는 제2콘택홀(43)을 형성한다.

다음으로, 도 2b에 도시된 바와 같이, 감광막 패턴을 제거한 상태에서, 제1산화막(41) 및 제2콘택홀(43)의 내벽에 스토리지 노드 전극용 폴리실리콘막(45)을 증착하고, 상기 결과물 상에 제2콘택홀(43)이 완전히 매립되도록 제2산화막(46)을 증착한다. 그런다음, 상기 스토리지 노드 전극용 폴리실리콘막(45)이 분리되도록, 상기 제2 및 제1산화막(46, 41)과 스토리지 노드 전극용 폴리실리콘막(45)의 표면 일부 두께를 에치백하거나, 또는, CMP 공정으로 연마한다.

그 다음, 도 2c에 도시된 바와 같이, 제1 및 제2산화막(41, 46)에 대한 에치백 공정을 수행하여 스토리지 노드 전극용 폴리실리콘막(45)의 측벽에 산화막 스페이서(41a, 41b)를 형성하고, 상기 산화막 스페이서(41a, 41b) 상에 200 내지 500Å 두께로 질화막(50)을 증착한다. 그런다음, 상기 결과물 상에 충분한 두께로 제3산화막(51)을 증착한다.

계속해서, 도 2d에 도시된 바와 같이, 상기 스토리지 노드 전극용 폴리실리콘막(45)의 표면 일부 두께가 제거될 때까지, 제3산화막(51)과 질화막(50) 및 산화막 스페이서(41a, 41b)를 에치백하거나, 또는, CMP 공정으로 연마한다.

다음으로, 도 2e에 도시된 바와 같이, 딥 아웃 공정을 통해 제3산화막을 제거하고, 연이어서, 질화막을 제거한다. 이때, 상대적으로 넓은 지역에 증착된 질화막은 딥 아웃 공정에 의해 제거되는 반면, 상대적으로 좁은 지역, 즉, 이웃하는 캐패시터 전극들 사이 영역에 증착된 질화막은 딥 아웃 공정에 의해서 제거되지 않는다. 따라서, 이웃하는 캐패시터 전극, 즉, 스토리지 노드 전극들 사이 영역에는 질화막이 잔류하게 되고, 이러한 질화막은 이웃하는 스토리지 노드 전극들 사이를 절연하는 장벽막(54)으로서 기능을 하게 되기 때문에, 이전 실시예와 마찬가지로, 장벽막의 기능을 하는 질화막에 의해 후속의 MPS 공정 및 세정 공정에 의해 캐패시터 전극들간의 브릿지 현상을 방지할 수 있게 된다.

이 후, 스토리지 전극용 폴리실리콘막(45)에 대한 MPS 공정을 수행한 후, 유전체막(57)의 증착과 플레이트 전극용 폴리실리콘막(58)의 증착 공정을 수행하여 캐패시터(60)를 완성한다.

이상에서와 같이, 본 발명은 이웃하는 캐패시터들 사이에 절연 특성이 우수한 질화막 재질의 장벽막을 구비시키기 때문에, 불안정한 MPS 공정에 의한 캐패시터들간의 브릿지 현상을 방지할 수 있으며, 아울러, 세정 공정시에도 세정액에 포함된 파티클에 의해 이웃하는 캐패시터들간의 브릿지가 발생되는 것도 방지할 수 있다. 따라서, 반도체 소자의 제조 수율을 향상시킬 수 있으며, 아울러, 고용량의 캐패시터를 얻을 수 있다.

한편, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는것으로 이해할 수 있다.

Claims (9)

1. 비트라인들이 형성된 실리콘 기판 상에 층간절연막을 형성하는 단계;

   상기 층간절연막 상에 상기 비트라인들 사이 부분의 상기 층간절연막 부분을 노출시키는 마스크 패턴을 형성하는 단계;

   노출된 층간절연막 부분을 식각하는 단계;

   식각된 층간절연막 부분 내에 캐패시터용 플러그를 형성하는 단계;

   상기 캐패시터용 플러그 및 마스크 패턴 상에 평탄화된 표면을 갖는 제1산화막을 형성하는 단계;

   상기 제1산화막의 소정 부분을 식각하여 캐패시터 형성 영역을 구획하는 콘택홀을 형성하는 단계;

   상기 콘택홀 내에 질화막으로 이루어진 장벽막을 형성하는 단계;

   상기 제1산화막을 에치백하여 상기 장벽막의 측벽에 산화막 스페이서를 형성하는 단계;

   상기 결과물 상에 균일한 두께로 상기 캐패시터용 플러그와 콘택되는 스토리지 노드 전극용 폴리실리콘막을 증착하는 단계;

   상기 스토리지 노드 전극용 폴리실리콘막 상에 평탄화된 표면을 갖는 제2산화막을 형성하는 단계;

   상기 상기 스토리지 노드 전극용 폴리실리콘막이 분리되도록, 제2산화막, 스토리지 노드 전극용 폴리실리콘막, 산화막 스페이서 및 장벽막의 표면 일부 두께를제거하는 단계;

   상기 제2산화막을 제거하는 단계; 및

   상기 결과물 상에 유전체막 및 플레이트 전극용 폴리실리콘막을 차례로 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 형셩방법.
2. 제 1 항에 있어서, 상기 마스크 패턴은 실리콘 질산화막 패턴, 또는, 질화막 패턴인 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
3. 제 1 항에 있어서, 상기 제1산화막은 8,000 내지 15,000Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
4. 제 1 항에 있어서, 상기 제2산화막을 제거하는 단계와, 상기 유전체막을 증착하는 단계 사이에, 분리된 스토리지 노드 전극용 폴리실리콘막에 대한 MPS 공정을 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
5. 비트라인들이 형성된 실리콘 기판 상에 층간절연막을 형성하는 단계;

   상기 층간절연막 상에 상기 비트라인들 사이 부분의 상기 층간절연막 부분을 노출시키는 마스크 패턴을 형성하는 단계;

   노출된 층간절연막 부분을 식각하는 단계;

   식각된 층간절연막 부분 내에 캐패시터용 플러그를 형성하는 단계;

   상기 캐패시터용 플러그 및 마스크 패턴 상에 평탄화된 표면을 갖는 제1산화막을 형성하는 단계;

   상기 제1산화막의 소정 부분을 식각하여 캐패시터 형성 영역을 노출시키는 콘택홀을 형성하는 단계;

   상기 콘택홀의 내벽에 균일한 두께로 상기 캐패시터용 플러그와 콘택되는 스토리지 노드 전극용 폴리실리콘막을 증착하는 단계;

   내벽에 스토리지 노드 전극용 폴리실리콘막이 증착된 콘택홀 내에 제2산화막을 매립시키는 단계;

   상기 제1 및 제2산화막을 에치백하여, 상기 스토리지 노드 전극용 폴리실리콘막의 측벽에 산화막 스페이서를 형성하는 단계;

   상기 스토리지 노드 전극용 폴리실리콘막과 산화막 스페이서 상에 질화막을 증착하는 단계;

   상기 결과물 상에 평탄화된 표면을 갖는 제3산화막을 형성하고, 상기 스토리지 노드 전극용 폴리실리콘막이 분리되도록, 상기 제3산화막과, 산화막 스페이서 및 상기 스토리지 노드 전극용 폴리실리콘막의 표면 일부 두께를 제거하는 단계;

   상기 제3산화막을 제거하고, 상대적으로 넓은 영역에 증착된 질화막 부분을 제거하는 단계; 및

   상기 결과물 상에 유전체막과 플레이트 전극용 폴리실리콘막을 차례로 증착하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
6. 제 5 항에 있어서, 상기 마스크 패턴은 실리콘 질산화막 패턴, 또는, 질화막 패턴인 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
7. 제 5 항에 있어서, 상기 제1산화막은 8,000 내지 15,000Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
8. 제 5 항에 있어서, 상기 질화막은 200 내지 500Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
9. 제 5 항에 있어서, 상기 제3산화막을 제거하는 단계와, 상기 유전체막을 증착하는 단계 사이에, 분리된 스토리지 노드 전극용 폴리실리콘막에 대한 MPS 공정을 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.