KR100825020B1 - 반도체 메모리 소자의 캐패시터 제조방법 - Google Patents
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Abstract
본 발명은 캐패시터의 사이의 브리지를 유발하는 것 없이 MPS층의 입자를 최대로 증가시켜 고집적화에 대응하는 캐패시터 용량을 확보할 수 있는 반도체 메모리 소자의 캐패시터 제조방법을 제공한다.
본 발명은 소정의 공정이 완료된 반도체 기판 상에 산화막을 형성하는 단계; 산화막을 식각하여 캐패시터용 콘택홀을 형성하는 단계; 콘택홀 표면 및 산화막 표면 상에 폴리실리콘막을 형성하는 단계; 폴리실리콘막을 산화막 표면이 노출되도록 전면식각하여 폴리실리콘막을 서로 분리시켜 하부전극을 형성하는 단계; 산화막 표면 및 하부전극의 상부 표면에만 선택적으로 금속산화막을 형성하는 단계; 및 금속산화막에 의해 노출된 하부전극 표면에 MPS층을 형성하는 단계를 포함하는 반도체 메모리 소자의 캐패시터 제조방법에 의해 달성될 수 있다. 여기서, 금속산화막을 형성하는 단계는 산화막 표면 및 하부전극의 상부 표면에만 금속막을 증착하는 단계; 및 금속막에 대한 선택산화공정을 수행하는 단계로 이루어진다.
캐패시터, MPS, 하부전극, 금속산화막, 선택산화, 스퍼터링
Description
도 1은 종래의 반도체 메모리 소자의 캐패시터 제조방법을 설명하기 위한 단면도.
도 2a 및 도 2b는 본 발명의 실시예에 따른 반도체 메모리 소자의 캐패시터 제조방법을 설명하기 위한 단면도.
※도면의 주요부분에 대한 부호의 설명
20 : 반도체 기판 21 : 층간절연막
22 : 플러그 23 : 질화막
24 : 산화막 25 : 하부전극
26 : 금속산화막 27 : MPS층
본 발명은 반도체 메모리 소자의 캐패시터 제조방법에 관한 것으로, 특히 MPS(Metastable PolySilicon)를 적용한 반도체 메모리 소자의 캐패시터 제조방법에 관한 것이다.
반도체 메모리 소자의 고집적화에 따라 캐패시터의 하부전극인 스토리지 노드전극의 형상을 대부분 내부 실린더형으로 형성하고 있다. 또한 좁은 셀면적 내에서 충분한 캐패시터를 확보하기 위하여, 하부전극 표면에 MPS를 성장시켜 표면적을 증가시키거나 유전막의 두께를 감소시키는 방법 등이 이루어지고 있다.
도 1은 MPS를 적용한 종래의 반도체 메모리 소자의 캐패시터 제조방법을 설명하기 위한 단면도이다.
도 1을 참조하면, 반도체 기판(10) 상에 층간절연막(11)을 형성하고, 기판(10)의 일부가 노출되도록 층간절연막(11)을 식각하여 플러그용 제 1 콘택홀을 형성한다. 그 다음, 상기 제 1 콘택홀에 매립되도록 층간절연막(11) 상에 플러그용 도전막으로서 제 1 폴리실리콘막을 증착하고 전면식각하여 플러그(12)를 형성한다. 그 후, 기판 전면 상에 질화막(13) 및 산화막(14)을 순차적으로 형성하고, 포토리소그라피 및 식각공정으로 플러그(12) 및 이 플러그(12)의 주변영역이 일부 노출되도록 산화막(14) 및 질화막(13)을 식각하여 캐패시터용 제 2 콘택홀을 형성한다.
그리고 나서, 상기 제 2 콘택홀 및 산화막(14) 표면 상에 하부전극용 도전막으로서 제 2 폴리실리콘막을 증착하고, 제 2 폴리실리콘막이 증착된 제 2 콘택홀에 매립되도록 기판 전면 상에 매립용 물질막(미도시)을 형성한다. 그 다음, 에치백 공정이나 화학기계연마(Chemical Mechanical Polishing; CMP) 공정으로 상기 매립 용 물질막 및 제 2 폴리실리콘막을 산화막(14)의 표면이 노출되도록 전면 식각하여, 제 2 폴리실리콘막을 서로 분리시켜 내부 실린더 형상의 하부전극(15)을 형성한다. 그 후, 상기 매립용 물질막을 제거하고, 하부전극(15)의 표면적을 증대시키기 위하여, 하부전극(15) 표면에 MPS층(16)을 형성한다.
한편, 하부전극(15)의 표면적을 최대한 증가시키기 위하여, MPS층(16)의 입자를 점점 더 증가시키고 있는데, 이때 MPS층(16)의 입자가 캐패시터 사이의 간격보다 커지게 되면, 도 1의 "A"에 도시된 바와 같이, MPS층(16)이 점점 더 인접하게 되어, 결국 캐패시터 사이의 브리지(bridge)를 유발하게 된다. 따라서, MPS층(16)의 입자를 일정 크기 이상으로 증가시키는 데에는 한계가 있으므로, 고집적화에 대응하는 최대 캐패시터 용량을 확보하는데 어려움이 있다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 캐패시터의 사이의 브리지를 유발하는 것 없이 MPS층의 입자를 최대로 증가시켜 고집적화에 대응하는 캐패시터 용량을 확보할 수 있는 반도체 메모리 소자의 캐패시터 제조방법을 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 상기의 본 발명의 목적은 소정의 공정이 완료된 반도체 기판 상에 산화막을 형성하는 단 계; 산화막을 식각하여 캐패시터용 콘택홀을 형성하는 단계; 콘택홀 표면 및 산화막 표면 상에 폴리실리콘막을 형성하는 단계; 폴리실리콘막을 산화막 표면이 노출되도록 전면식각하여 폴리실리콘막을 서로 분리시켜 하부전극을 형성하는 단계; 산화막 표면 및 하부전극의 상부 표면에만 선택적으로 금속산화막을 형성하는 단계; 및 금속산화막에 의해 노출된 하부전극 표면에 MPS층을 형성하는 단계를 포함하는 반도체 메모리 소자의 캐패시터 제조방법에 의해 달성될 수 있다.
여기서, 금속산화막을 형성하는 단계는 산화막 표면 및 하부전극의 상부 표면에만 금속막을 증착하는 단계; 및 금속막에 대한 선택적산화공정을 수행하는 단계로 이루어지며, 금속막은 티타늄막을 이용하여 스퍼터링 방식으로 형성한다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 2a 및 도 2b는 본 발명의 실시예에 따른 반도체 메모리 소자의 캐패시터 제조방법을 설명하기 위한 단면도이다.
도 2a를 참조하면, 반도체 기판(20) 상에 층간절연막(21)을 형성하고, 기판(20)의 일부가 노출되도록 층간절연막(21)을 식각하여 플러그용 제 1 콘택홀을 형성한다. 그 다음, 상기 제 1 콘택홀에 매립되도록 층간절연막(21) 상에 플러그용 도전막으로서 제 1 폴리실리콘막을 증착하고 에치백 공정이나 CMP 공정으로 전면식각하여 플러그(22)를 형성한다. 그 후, 기판 전면 상에 질화막(23) 및 산화막(24)을 순차적으로 형성하고, 포토리소그라피 및 식각공정으로 플러그(22) 및 이 플러그(22)의 주변영역이 일부 노출되도록 산화막(24) 및 질화막(23)을 식각하여 캐패시터용 제 2 콘택홀을 형성한다.
그리고 나서, 상기 제 2 콘택홀 및 산화막(24) 표면 상에 하부전극용 도전막으로서 제 2 폴리실리콘막을 증착하고, 제 2 폴리실리콘막이 증착된 제 2 콘택홀에 매립되도록 기판 전면 상에 매립용 물질막(미도시)을 형성한다. 그 다음, 에치백 공정이나 CMP 공정으로 상기 매립용 물질막 및 제 2 폴리실리콘막을 산화막(24)의 표면이 노출되도록 전면 식각하여, 제 2 폴리실리콘막을 서로 분리시켜 내부 실린더 형상의 하부전극(25)을 형성한 후, 상기 매립용 물질막을 제거한다.
그 다음, 산화막(24) 표면 및 하부전극(25)의 상부 표면에만 금속막을 소정 두께로 형성한다. 이때, 금속막의 증착은 스텝 커버리지 특성이 상대적으로 열악한 스퍼터링 방식으로 수행하여, 하부전극(25)의 상부 표면 이외의 다른 부분에 증착되는 것을 최대한 방지한다. 또한, 금속막은 티타늄막으로 형성한다. 그 다음, 금속막에 대한 선택산화공정을 수행하여 금속막만을 선택적으로 산화시킴으로써, 하부전극(25)의 상부 표면 및 산화막(24) 표면에만 금속산화막(26)을 형성한다.
도 2b를 참조하면, 하부전극(25)의 표면적을 증대시키기 위하여, 하부전극(25) 표면에 MPS층(27)을 형성한다. 이때, 도 1b의 "B" 에 도시된 바와 같이, 금속산화막(26)에 의해 하부전극(25)의 상부 표면 노출이 방지됨에 따라, MPS층(27)의 입자를 최대한 크게 형성할 수 있다. 그 후, 도시되지는 않았지만, 금속산화막(26) 및 산화막(24)을 제거하고, 하부전극(25) 상부에 유전막 및 상부전극을 형성함으로써, 캐패시터를 완성한다.
이와 같이 상기 실시예에 의하면, 금속산화막에 의해 하부전극의 제 2 폴리실리콘막의 상부 표면 노출이 방지되므로, MPS층의 형성 후 종래와 같은 캐패시터 사이의 브리지 발생을 방지할 수 있고, 이에 따라 MPS층의 입자를 최대한 크게 형성하는 가능해지므로, 고집적화에 따른 캐패시터 용량 확보가 용이해진다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 캐패시터 사이의 브리지를 유발하는 것 없이 MPS층의 입자를 최대로 증가시켜 고집적화에 대응하는 캐패시터 용량을 용이하게 확보할 수 있다.
Claims (4)
- 반도체 기판 상에 산화막을 형성하는 단계;상기 산화막을 식각하여 캐패시터용 콘택홀을 형성하는 단계;상기 콘택홀 표면 및 산화막 표면 상에 폴리실리콘막을 형성하는 단계;상기 폴리실리콘막을 상기 산화막 표면이 노출되도록 전면식각하여 상기 폴리실리콘막을 서로 분리시켜 하부전극을 형성하는 단계;상기 산화막 표면 및 하부전극의 상부 표면에만 선택적으로 금속산화막을 형성하는 단계; 및상기 금속산화막에 의해 노출된 상기 하부전극 표면에 MPS층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
- 제 1 항에 있어서,상기 금속산화막을 형성하는 단계는상기 산화막 표면 및 하부전극의 상부 표면에만 금속막을 증착하는 단계; 및상기 금속막에 대한 선택산화공정을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
- 제 2 항에 있어서,상기 금속막의 증착은 스퍼터링 방식으로 수행하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
- 제 2 항 또는 제 3 항에 있어서,상기 금속막은 티타늄막으로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
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