KR100280807B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, DRAM 소자의 캐패시터를 형성하는 과정중 셀 지역과 주변회로 지역의 산화막을 전면 건식 식각에 의해 제거하고, 후속 공정에서 필요 없는 부위의 폴리실리콘층을 제거하고자할 때, 주변회로 지역에 남아 있는 산화막으로 인해 하부의 폴리실리콘층이 완전히 제거되지 않아 습식 식각에 의해 산화막을 제거하거나, 콘택을 형성할 때 문제를 일으키는 것을 방지하고자 폴리실리콘층 위의 산화막을 증착하기 전에 주변회로 지역의 하부 전극을 미리 식각한 다음 폴리실리콘층 위에 산화막을 증착하고, 전면 건식 식각에 의해 셀 지역 위의 필요 없는 폴리실리콘층을 제거하는 반도체 소자의 캐패시터를 형성하는 방법이 개시된다.

Description

반도체 소자의 제조 방법
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 캐패시터를 형성하는 과정중 캐패시터 하부 전극 형성 공정을 개선하여 후속 공정을 용이하게 할 수 있는 반도체 소자의 제조 방법에 관한 것이다.
도 1a 및 도 1b는 종래 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 1a를 참조하면, 반도체 기판(10)에 필드 산화막을 형성하여 액티브 영역을 정의한다. 액티브 영역이 정의된 셀 지역(A)과 주변회로 지역(B)의 반도체 기판(10)에 게이트(11) 및 스페이서 산화막(12) 등을 형성하여 트랜지스터를 구성시킨다. 전체 구조상에 제 1 평탄화막(13)으로 BPSG를 증착한 후, 화학적 기계적 연마에 의해 평탄화시키고, 비트 라인용 콘택(C11) 및 캐패시터용 콘택(C12)을 형성한다. 비트 라인용 폴리(14) 및 마스크 산화막(15)을 증착 및 패턴 형성한 다음 습식 식각에 의해 캐패시터 산화막을 전부 제거할 때 식각 정지막으로 사용될 질화막(16)을 증착 한다. 전체 구조상에 캐패시터 형성용 산화막(17)으로 PSG를 증착하고, 셀 지역(A)에 캐패시터가 형성될 부분을 만든 다음 캐패시터 하부 전극용 폴리(18)를 증착 한다. 셀 지역(A)의 캐패시터가 형성될 부위를 완전히 채우도록 갭필 산화막(19)을 증착 한다.
상기에서, 주변회로 지역(B)의 비트 라인(14)간 간격이 캐패시터 형성용 산화막(17), 폴리(18), 갭필 산화막(19) 전체 두께의 2배보다 약간 작을 때 그곳에 증착 되는 갭필 산화막(19)의 두께(t12)가 다른 부위의 두께(t11)보다 두껍게 된다. 또한, 캐패시터 형성용 산화막(17) 및 갭필 산화막(19)으로 사용되는 오존테오스계 PSG 산화막은 저온 증착이 가능하고, 습식 식각율이 높고 층덮힘성이 좋다는 장점이 있으나, BPSG 산화막보다 갭필 특성이 좋지 않다는 단점이 있다. 결국 갭필 산화막(19)으로 PSG를 사용할 경우 캐패시터 하부 전극용 폴리(18)의 갭 부분에 보이드(V11)가 존재할 가능성이 높다.
도 1b는 갭필 산화막(19)을 전면 건식 식각한 상태를 도시한 단면도이다. 셀 지역 위에서는 원하는 부위에서 완전히 제거되었으나, 주변회로 지역(B)에서 단차가 낮은 부분에 갭필 산화막(19)이 남아있게 된다. 이와 같은 상황에서 전면 건식 식각에 의해 캐패시터 하부 전극용 폴리(18)의 불필요한 부분을 없애고자 할 때, 남아있는 갭필 산화막(19)이 식각 방지막 역할을 하게되어 원하지 않는 부분에 폴리(18)가 남게되고, 이는 후속 공정인 캐패시터 형성용 산화막을 습식 식각에 의해 제거할 때 결함(particle)원으로 작용하게 된다. 만일 주변회로 지역(B)의 갭필 산화막(19)을 완전히 제거하고자 과도한 식각을 실시할 경우, 셀 지역(A)의 캐패시터 하부 전극용 폴리(18)의 갭 부위에서 갭필 산화막(19)이 식각 되면서 보이드(V11)가 노출되고, 갭필 산화막(19)의 측면이 식각 된다. 이러한 상황에서 캐패시터 하부 전극을 완성시키기 위한 전면 건식 식각 시에 보이드(V11) 측면부의 폴리(18) 부분이 식각 되어 결국 캐패시터 하부 전극(18)의 높이가 감소되고, 따라서 캐패시터의 용량이 감소하는 문제가 발생한다.
따라서, 본 발명은 캐패시터를 형성하는 과정중 캐패시터 하부 전극 형성 공정을 개선하여 소자에서 원하는 양호한 형상의 캐패시터 하부 전극을 형성할 수 있을 뿐만 아니라, 후속 공정을 용이하게 할 수 있는 반도체 소자의 제조 방법을 제공함에 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명의 반도체 소자의 제조 방법은 셀 지역 및 주변회로 지역에 트랜지스터 및 비트 라인이 형성된 반도체 기판이 제공되는 단계; 상기 비트 라인 상에 질화막 및 캐패시터 형성용 산화막을 증착 하는 단계; 셀 지역에 캐패시터가 형성될 부분을 정의한 후, 전체 구조상에 캐패시터 하부 전극용 폴리를 증착 하는 단계; 주변회로 지역의 캐패시터 하부 전극용 폴리를 제거한 후, 갭필 산화막을 증착 하는 단계; 상기 갭필 산화막을 전면 식각 하여 셀 지역의 상기 캐패시터 하부 전극 폴리의 갭 부분에만 상기 갭필 산화막을 남기는 단계; 상기 캐패시터 하부 전극 폴리의 노출된 부분을 전면 식각으로 식각 하여 캐패시터 하부 전극을 완성하는 단계; 상기 갭필 산화막 및 캐패시터 형성용 산화막을 동시에 제거한 후, 질화막을 을 제거하는 단계; 및 셀 지역에 유전체막 및 캐패시터 상부 전극을 형성하여 캐패시터를 완성시키는 단계를 포함하여 이루어지는 것을 특징으로 한다.
도 1a 및 도 1b는 종래 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
10, 20: 반도체 기판 11, 21: 게이트
12, 22: 스페이서 산화막 13, 23: 제 1 평탄화막
14, 24: 비트 라인 15, 25: 마스크 산화막
16, 26: 식각 정지용 질화막 17, 27: 캐패시터 형성용 산화막
18, 28: 캐패시터 하부 전극 19, 29: 갭필 산화막
31: 캐패시터 유전체막 32: 캐패시터 상부 전극
41: 감광막 패턴
A: 셀 지역 B: 주변회로 지역
C11, C21: 비트 라인용 콘택 C12, C22: 캐패시터용 콘택
V11: 보이드 t11, t12: 갭필 산화막 두께
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 2a를 참조하면, 반도체 기판(20)에 필드 산화막을 형성하여 액티브 영역을 정의한다. 액티브 영역이 정의된 셀 지역(A)과 주변회로 지역(B)의 반도체 기판(20)에 게이트(21) 및 스페이서 산화막(22)등을 형성하여 트랜지스터를 구성시킨다. 전체 구조상에 제 1 평탄화막(23)으로 BPSG를 증착한 후, 화학적 기계적 연마에 의해 평탄화시키고, 비트 라인용 콘택(C21) 및 캐패시터용 콘택(C22)을 형성한다. 비트 라인용 폴리(24) 및 마스크 산화막(25)을 증착 및 패턴 형성한 다음 습식 식각에 의해 캐패시터 형성용 산화막을 전부 제거할 때 식각 정지막으로 사용될 질화막(26)을 500 내지 1000Å 두께로 증착 한다. 질화막(26)에 의한 응력을 완화시키기 위해 질화막(26) 증착 전에 약 100Å 정도의 산화막을 증착 시킬 수 있다. 전체 구조상에 캐패시터 형성용 산화막(27)을 증착 한다. 캐패시터 형성용 산화막(27)은 비트 라인(24) 간의 갭필 특성이 가능한 오존테오스계 산화막, 포스포러스(phosphorous)가 1 내지 4wt% 가미된 오존테오스계 PSG막 또는 BPSG막을 이용한다. 셀 지역(A)에 캐패시터가 형성될 부분을 만든 다음 캐패시터 하부 전극용 폴리(28)를 증착 한다. 셀 지역(A)의 캐패시터 하부 전극용 폴리(28) 상부에만 감광막 패턴(41)을 형성하여 주변회로 지역(B)의 캐패시터 하부 전극용 폴리(28)를 노출시킨다.
도 2b를 참조하면, 감광막 패턴(41)을 식각 마스크로 한 캐패시터 하부 전극용 폴리(28) 식각 공정으로 주변회로 지역(B)의 캐패시터 하부 전극용 폴리(28)를 제거하고, 감광막 패턴(41)을 제거(strip)한다.
도 2c를 참조하면, 셀 지역(A)의 캐패시터 하부 전극 폴리(28)의 내부를 채우기 위하여, 1차 식각된 캐패시터 하부 전극 폴리(28)를 포함한 전체 구조상에 갭필 산화막(29)을 증착 한다. 갭필 산화막(29)은 갭필 특성도 우수해야하고 후속 공정에서 습식 식각시 식각율이 캐패시터 형성용 산화막(27)과 비슷하거나, 높은 막을 선택하며, 캐패시터 형성용 산화막(27)과 동일한 오존테오스계 산화막, 포스포러스(phosphorous)가 1 내지 4wt% 가미된 오존테오스계 PSG막 또는 BPSG막을 사용할 수 있다.
도 2d를 참조하면, 1차 식각된 캐패시터 하부 전극 폴리(28)의 표면이 노출될 때까지 갭필 산화막(29)을 전면 건식 식각하고, 이로 인하여, 셀 지역(A)의 캐패시터 하부 전극 폴리(28)의 갭 부분 및 주변회로 지역(B)의 비트 라인(24) 골 사이에 갭필 산화막(29)이 남게된다. 셀 지역(A)에 남은 갭필 산화막(29)은 후속 공정인 캐패시터 하부 전극 폴리(28) 전면 식각시 갭 부위의 폴리(28)가 식각 되는 것을 방지하는 역할을 한다.
도 2e를 참조하면, 캐패시터 하부 전극 폴리(28)의 노출된 부분을 전면 식각으로 식각 하여 캐패시터 하부 전극(28)을 완성한다.
도 2f를 참조하면, 캐패시터 형성용 산화막(27) 및 갭필 산화막(29)을 HF나 BOE 등을 이용하여 습식 식각한 다음, 식각 정지막으로 사용한 비트 라인(24) 위의 질화막(26)을 전면 건식 식각에 의해 제거한다. 전체 구조상에 산화막/질화막 또는 탄탈륨산화막과 같은 캐패시터 물질을 증착 하여 캐패시터 유전체막(31)을 증착하고, 그 상부에 캐패시터 상부 전극 폴리(32)를 증착 한다. 마스크 및 식각 작업으로 주변회로 지역(B)의 캐패시터 상부 전극 폴리(32) 및 유전체막(31)을 제거하고, 이로 인하여 셀 지역(A)에 캐패시터 하부 전극(28), 유전체막(31) 및 캐패시터 상부 전극(32)으로 구성된 캐패시터가 완성된다.
한편, 상기에서 캐패시터 형성용 산화막(27) 및 갭필 산화막(29)을 HF나 BOE 등을 이용하여 습식 식각 함에 있어서, 습식 식각제로 HF를 사용하고 캐패시터 형성용 산화막(27)이 오존테오스계 산화막일 경우 갭필 산화막(29)은 오존테오스계 산화막, 포스포러스가 1 내지 4wt% 가미된 오존테오스계 PSG막 또는 BPSG막을 사용할 수 있고, 캐패시터 형성용 산화막(27)이 오존테오스계 PSG막일 경우 갭필 산화막(29)은 오존테오스계 BPSG막을 사용할 수 있다. 습식 식각제로 BOE를 사용하고, 캐패시터 형성용 산화막(27)이 오존테오스계 BPSG막을 사용할 경우 갭필 산화막(29)은 오존테오스계 산화막, 포스포러스가 1 내지 4wt% 가미된 오존테오스계 PSG막 또는 BPSG막을 사용할 수 있다.
상술한 바와 같이, 본 발명은 캐패시터 하부 전극 폴리를 증착한 후, 셀 지역은 덮이고 주변회로 지역은 개방되는 마스크를 이용하여 주변회로 지역에 증착된 캐패시터 하부 전극 폴리를 제거하고, 갭필 산화막을 증착한 후, 전면 건식 식각에 의해 셀 지역의 불필요한 갭필 산화막 및 캐패시터 하부 전극 폴리를 제거하면, 습식 식각에 의해 갭필 산화막 및 캐패시터 형성용 산화막을 제거할 때 기존 방법에서 발생하던 폴리 결함(particle)을 최소화할 수 있어 안정된 캐패시터 용량을 확보할 수 있다.

Claims (7)

  1. 셀 지역 및 주변회로 지역에 트랜지스터 및 비트 라인이 형성된 반도체 기판이 제공되는 단계;
    상기 비트 라인 상에 질화막 및 캐패시터 형성용 산화막을 증착하는 단계;
    셀 지역에 캐패시터가 형성될 부분을 정의한 후, 전체 구조상에 캐패시터 하부 전극용 폴리를 증착하는 단계;
    주변회로 지역의 캐패시터 하부 전극용 폴리를 제거한 후, 갭필 산화막을 증착하는 단계;
    상기 갭필 산화막을 전면 식각 하여 셀 지역의 상기 캐패시터 하부 전극 폴리의 갭 부분에만 상기 갭필 산화막을 남기는 단계;
    상기 캐패시터 하부 전극 폴리의 노출된 부분을 전면 식각으로 식각 하여 캐패시터 하부 전극을 완성하는 단계;
    상기 갭필 산화막 및 캐패시터 형성용 산화막을 동시에 제거한 후, 질화막을 을 제거하는 단계; 및
    셀 지역에 유전체막 및 캐패시터 상부 전극을 형성하여 캐패시터를 완성시키는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 질화막은 캐패시터 형성용 산화막을 제거할 때 식각 정지막으로 사용되며, 500 내지 1000Å 두께로 증착하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 캐패시터 형성용 산화막 및 상기 갭필 산화막은 오존테오스계 산화막, 포스포러스가 1 내지 4wt% 가미된 오존테오스계 PSG막 및 오존테오스계 BPSG막 중 어느 하나를 사용하여 증착하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 1 항에 있어서,
    캐패시터 형성용 산화막 및 갭필 산화막은 HF나 BOE 를 이용한 습식 식각으로 제거하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 1 항 또는 제 4 항에 있어서,
    상기 캐패시터 형성용 산화막 및 갭필 산화막을 제거하기 위한 습식 식각제로 HF를 사용하고, 상기 캐패시터 형성용 산화막이 오존테오스계 산화막일 경우, 상기 갭필 산화막은 오존테오스계 산화막, 포스포러스가 1 내지 4wt% 가미된 오존테오스계 PSG막 및 오존테오스계 BPSG막중 어느 하나를 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제 1 항 또는 제 4 항에 있어서,
    상기 캐패시터 형성용 산화막 및 갭필 산화막을 제거하기 위한 습식 식각제로 HF를 사용하고, 상기 캐패시터 형성용 산화막이 오존테오스계 PSG막일 경우, 상기 갭필 산화막은 오존테오스계 BPSG막을 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제 1 항 또는 제 4 항에 있어서,
    상기 캐패시터 형성용 산화막 및 갭필 산화막을 제거하기 위한 습식 식각제로 BOE를 사용하고, 상기 캐패시터 형성용 산화막이 오존테오스계 BPSG막일 경우, 상기 갭필 산화막은 오존테오스계 산화막, 포스포러스가 1 내지 4wt% 가미된 오존테오스계 PSG막 및 오존테오스계 BPSG막중 어느 하나를 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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