KR100435179B1 - 반도체 장치 및 그 제조 방법 - Google Patents
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Abstract
반도체 기판, 및 이 반도체 기판 상에 형성된 복수의 캐패시터를 포함하는 반도체 장치가 개시된다. 캐패시터는 반도체 기판 상에 형성된 복수의 하부 전극과, 이들 복수의 하부 전극 위를 연속해서 덮도록 형성된 강유전체막과, 이 강유전체막 위에 형성된 상부 전극을 포함한다. 이와 같이, 하부 전극마다 캐패시터가 구성되어 있다.
Description
본 발명은 유전체막으로서 강유전체막을 이용한 캐패시터를 포함한 반도체 장치 및 그 제조 방법에 관한 것이다.
고속 판독 및 기입이 가능한 RAM으로서, 캐패시터 유전체막으로 강유전체막을 이용한 캐패시터를 포함한 FRAM이 주목되고 있다.
FRAM의 캐패시터를 형성하는데에는 캐패시터 유전체막을 구성하는 강유전체막을 패터닝하는 공정이 필요하지만, 종래, Pb(Zr,Ti)O3등의 강유전체막의 패터닝은 에칭 가스로서 Ar 및 Cl2를 이용한 플라즈마 건식 에칭에 의해 행해지고 있다.
그런데, 이와 같은 건식 에칭에 의해 강유전체막을 패터닝하면, 강유전체막이 필연적으로 플라즈마에 노출되기 때문에 강유전체막이 손상되고, 강유전체막의 유전 특성이 열화한다고 하는 문제가 있었다. 그 결과, FRAM의 기입 횟수가 감소되는 문제가 있었다.
본 발명의 목적은 유전체막으로서 강유전체막을 이용한 캐패시터를 포함하고, 강유전체막의 유전 특성의 열화가 없는 반도체 장치를 제공하는데 있다.
본 발명의 다른 목적은 유전체막으로서 강유전체막을 이용한 캐패시터를 포함하는 반도체 장치의 제조 방법으로서, 강유전체막의 가공시에 강유전체막에 손상이 가해지는 것을 억제하고, 강유전체막의 유전 특성의 열화를 억제하여 얻어지는 반도체 장치의 제조 방법을 제공하는데 있다.
본 발명에 따르면, 반도체 기판, 및 상기 반도체 기판 상에 형성된 복수의 캐패시터를 포함하고, 상기 복수의 캐패시터는 상기 반도체 기판 상에 형성된 복수의 하부 전극과, 상기 복수의 하부 전극 위를 연속해서 덮도록 형성된 강유전체막과, 상기 강유전체막 상에 형성된 상부 전극을 포함하고, 상기 각각의 하부 전극마다 캐패시터가 구성되어 있는 반도체 장치가 제공된다.
또한, 본 발명에 따르면, 반도체 기판, 상기 반도체 기판 상에 형성된 개구를 갖는 절연막, 및 상기 절연막 상에 형성된 캐패시터를 포함하고, 상기 캐패시터는 상기 절연막의 개구 저부에 형성된 하부 전극과, 상기 개구 내에 매립 형성된 강유전체막과, 상기 강유전체막 상에 형성된 상부 전극을 포함하는 반도체 장치가 제공된다.
더우기, 본 발명에 의하면, 반도체 기판 상에 층간 절연막을 형성하는 공정과, 상기 층간 절연막 상에 절연층을 형성하는 공정과, 상기 절연층에 복수의 개구를 형성하는 공정과, 각각의 개구 내에 하부 전극을 매립 형성하는 공정과, 상기 절연층 및 하부 전극 위에 강유전체막을 형성하는 공정과, 상기 강유전체막 상에 도전체층을 형성하는 공정과, 상기 강유전체막 및 도전체층을, 복수의 하부 전극을 커버하도록 패터닝하여 캐패시터 유전체막 및 상부 전극을 형성하고, 그로 인해 각각의 하부 전극마다 캐패시터를 형성하는 공정을 포함하는 반도체 장치의 제조 방법이 제공된다.
또한, 본 발명에 의하면, 반도체 기판 상에 제1 절연막을 형성하는 공정과, 상기 제1 절연막 상에 제1 도전체층 및 더미막을 순차적으로 형성하는 공정과, 상기 더미막을 가공해서 더미막 패턴을 형성하는 공정과, 상기 더미막 패턴을 마스크로서 이용하여 상기 제1 도전체층을 에칭하여 하부 전극을 형성하는 공정과, 상기 제1 절연막 및 상기 더미막 상에 제2 절연막을 형성하는 공정과, 상기 제2 절연막의 표면 영역을 제거하여, 상기 더미막 패턴의 표면을 노출시키는 공정과, 상기 더미막 패턴을 제거하고, 저부에서 상기 하부 전극이 노출하는 제1 개구를 형성하는 공정과, 상기 제1 개구를 매립하도록 강유전체막을 형성하는 공정과, 상기 강유전체막 상에 상부 전극을 형성하고, 그로 인해 캐패시터를 형성하는 공정을 포함하는 반도체 장치의 제조 방법이 제공된다.
또한, 본 발명에 의하면, 반도체 기판 상에 절연막을 형성하는 공정과, 상기 절연막에 제1 개구를 형성하는 공정과, 상기 절연막 위 및 상기 제1 개구 내면에 도전체층을 형성하는 공정과, 상기 내면에 도전체층이 형성된 제1 개구 내에 더미막을 매립 형성하는 공정과, 상기 도전체층의 노출되는 부분을 제거하고, 상기 제1 개구의 저부에 잔류하는 도전체층으로 이루어지는 하부 전극을 형성하는 공정과, 상기 더미막을 제거하여 상기 하부 전극을 노출시킴과 함께, 측면에 상기 절연막이 노출하고, 저면에 상기 하부 전극이 노출하는 제2 개구를 형성하는 공정과, 상기 제2 개구 내에 강유전체막을 매립 형성하는 공정과, 상기 강유전체막 상에 상부 전극을 형성하고, 그로 인해 캐패시터를 형성하는 공정을 포함하는 반도체 장치의 제조 방법이 제공된다.
도 1a 내지 도 1e는 본 발명의 제1 실시예에 관한 반도체 장치의 제조 공정을 도시하는 단면도.
도 2a 내지 도 2j는 본 발명의 제2 실시예에 관한 반도체 장치의 제조 공정을 도시하는 단면도.
도 3은 본 발명의 제2 실시예에 관한 반도체 장치의 구성을 도시하는 단면도.
도 4a 내지 도 4f는 본 발명의 제2 실시예의 변형예에 관한 반도체 장치의 제조 공정을 도시하는 단면도.
도 5a 내지 도 5l은 본 발명의 제3 실시예에 관한 반도체 장치의 제조 공정을 도시하는 단면도.
도 6a 내지 도 6g는 본 발명의 제3 실시예에 관한 반도체 장치의 제조 공정을 도시하는 단면도.
도 7a 내지 도 7h는 본 발명의 제4 실시예에 관한 반도체 장치의 제조 공정을 도시하는 단면도.
도 8a 내지 도 8e는 본 발명의 제4 실시예의 변형예에 관한 반도체 장치의제조 공정을 도시하는 단면도.
도 9a 및 도 9b는 본 발명의 제4 실시예의 다른 변형예에 관한 반도체 장치의 제조 공정을 도시하는 단면도.
<도면의 주요부분에 대한 부호의 설명>
11, 31 : 층간 절연막
12, 32 : W 플러그
13, 35 : TiN 배리어층
14 : TiO2막
15, 41 : 개구
16, 39 : 하부 전극
17 : Pb(Zr,Ti)O3막
18, 36, 43 : SrRuO3막
20 : 상부 전극
33 : 레지스트 패턴
34 : 오목부(凹部)
38 : SiO2막 패턴
40: 절연막
제1 발명에 관한 반도체 장치는, 반도체 기판 상에 형성된 복수의 하부 전극과, 이들 복수의 하부 전극 위를 연속해서 덮도록 형성된 강유전체막과, 이 강유전체막 위에 형성된 상부 전극을 포함하고, 상기 각각의 하부 전극마다 캐패시터가 구성되어 있는 것을 특징으로 한다.
이 경우, 한개의 강유전체막 및 상부 전극에 대응하는 하부 전극의 수, 즉, 캐패시터의 수는 2 ∼ 32인 것이 바람직하고, 8 ∼ 32인 것은 더욱 바람직하다.
이와 같이, 제1 본 발명에 관한 반도체 장치에서는 복수의 하부 전극 위를 연속해서 덮도록 강유전체막 및 상부 전극을 형성함으로써, 캐패시터의 특성에 관계없는 부분에서 상부 전극 및 강유전체막의 패터닝을 행할 수 있으므로 캐패시터와 관련된 영역에서 강유전체막의 유전특성의 열화가 발생하지 않는다.
제2 본 발명에 관한 반도체 장치는 반도체 기판 상에 형성된 절연막의 개구의 저부에 형성된 하부 전극과, 상기 개구 내에 매립되어 형성된 강유전체막과, 상기 강유전체막 상에 형성된 상부 전극에 의해 캐패시터를 구성하는 것을 특징으로 한다.
이와 같은 제2 발명에 관한 반도체 장치에서, 강유전체막은 하부 전극 및 상부 전극의 면적보다 작은 구성으로 하는 것이 가능하다.
또한, 하부 전극, 강유전체막, 상부 전극 순서로 면적이 커지도록 되어 있는 구성으로 하는 것이 가능하다.
강유전체막은 개구 내에 매립 형성됨과 함께 절연막 상에 연장하는 구성으로 하는 것이 가능하다.
제2 발명에 관한 반도체 장치에서는 상기 제1 발명에 관한 반도체 장치와 동일하게, 복수의 하부 전극을 덮도록 연속해서 강유전체막 및 상부 전극을 형성하고, 각각의 하부 전극마다 캐패시터를 구성하는 것도 가능하지만, 통상의 캐패시터와 동일하게 한개의 하부 전극에 각각 한개의 강유전체막 및 상부 전극을 대응시켜 캐패시터를 구성하여도 좋다.
이와 같이, 제2 발명에 관한 반도체 장치는 개구 내에 강유전체막을 매립한 후에 상부 전극의 성막 및 패터닝을 행하여 형성되므로 강유전체가 플라즈마 분위기에 노출되지 않게 되고, 그 때문에 강유전체막이 손상되지 않아 강유전체막의 특성이 열화되지 않는다.
또한, 상기 강유전체막은 상기 하부 전극 및 상부 전극의 면적보다 작거나 혹은 상기 하부 전극, 상기 강유전체막, 상기 상부 전극의 순서로 면적이 커지도록 되어 있으므로, 상부 전극과 하부 전극의 거리를 멀게 할 수 있고, 강유전체막 주변으로부터의 누설 전류를 억제할 수 있어 유전 특성의 향상을 도모할 수 있다.
또한, 절연막은 단층 혹은 다층 구성으로 하는 것이 가능하다.
이하, 본 발명의 다양한 실시예를 도면을 참조하여 설명한다.
<실시예 1>
도 1은 본 발명의 제1 실시예에 관한 반도체 장치의 제조 공정을 도시하는 단면도이다.
우선, 도 1a에 도시하는 바와 같이, 층간 절연막(11)에 형성된 W 플러그(12)의 상부를 선택적으로 에칭한 후, 전면에 TiN막을 퇴적하고, 이어서 CMP(화학적 기계적 연마)에 의해 층간 절연막(11) 위의 TiN막을 제거하고, W 플러그(12) 위에 TiN 배리어층(13)을 형성한다. 그리고, 전면에 인접하는 하부 전극사이를 절연하는 절연층으로 되는 TiO2막(14)을 50㎚두께로 퇴적한다.
이어서, 도 1b에 도시하는 바와 같이, 하부 전극 패턴에 대응하는 패턴의 도시되지 않은 레지스트 패턴을 형성한 후, RIE에 의해 TiO2막(14)에 개구(15)를 형성한 후 레지스트 패턴을 제거한다.
다음에, 도 1c에 도시하는 바와 같이, 스퍼터법에 의해 SrRuO3막을 70㎚의 두께로 형성한 후, TiO2막(14)을 스토퍼로서 이용하여 CMP에 의해 SrRuO3막을 연마함으로써, TiO2막(14) 위의 나머지 SrRuO3막을 제거하고, 개구(15)내에 잔류한 SrRuO3막으로 이루어진 하부 전극(16)을 형성한다.
그후, 도 1d에 도시하는 바와 같이, Pb(Zr,Ti)O3막(17)을 100㎚의 두께로 상부 전극이 되는 SrRuO3막(18)을 100㎚의 두께로 순차 퇴적한다.
이어서, 도 1e에 도시하는 바와 같이, 복수의 하부 전극(16)을 포함하는 영역에 대응하는 강유전체 및 상부 전극을 형성하기 위해, SrRuO3막(18) 및 Pb(Zr,Ti)O3막(17)을 패터닝한다. SrRuO3막(18) 및 Pb(Zr,Ti)O3막(17)의 패터닝은 다음과 같이 하여 행해진다.
즉, SrRuO3막(18) 상에 SiO2막(도시하지 않음)을 퇴적하고, 이것을 패터닝하여 SiO2막 패턴을 형성한 후, 이 SiO2막 패턴을 마스크로서 이용하여, O3수에 의해 SrRuO3막(18)을 에칭하여 상부 전극(20)을 형성한다. 다음에, HCI 용액에 의한 습식 에칭 혹은 에칭 가스로서 Ar 및 Cl2을 이용한 건식 에칭에 의해 Pb(Zr,Ti)O3막(17)의 패터닝을 행하여 강유전체막(19)을 형성하고, 그후, SiO2막 패턴을 제거함으로써 강유전체 캐패시터가 형성된다.
이와 같이, 상부 전극(20) 및 강유전체막(19)은 복수의 하부 전극(16) 상에 형성되어 있다. 그러나, 통상, 하부 전극마다 캐패시터 유전체막 및 상부 전극이 형성되어 있는 경우에도, 상부 전극은 접지 접속되고, 따라서 각각의 상부 전극은 전기적으로 접속되어 있으므로 본 실시예에 의해 얻어진 캐패시터와 같이 상부 전극이 복수의 하부 전극 상에 걸쳐서 형성되어 있어도 문제는 없다.
이상과 같이, 본 실시예에 따르면, 복수의 하부 전극(16) 상에 연속한 강유전체막(19) 및 상부 전극(20)이 형성되어 있으므로, 캐패시터의 특성에 관계없는 부분에서, 패터닝에 의한 상부 전극(20) 및 강유전체막(19)의 형성을 행하는 것이 가능해져 캐패시터와 관련되는 영역에서 강유전체막의 유전 특성의 열화가 발생하지 않는다.
<실시예 2>
도 2a 내지 도 2j에 도시하는 공정 단면도를 참조하여 본 발명의 제2 실시예에 관한 반도체 장치의 제조 공정을 설명한다.
우선, 도 2a에 도시하는 바와 같이, 반도체 기판(도시하지 않음)에 반도체소자를 형성한 후, 반도체 기판 상에 층간 절연막(31)을 형성하고, 층간 절연막(31)에 비아 홀을 형성한 후 비아 홀 내에 W 플러그(32)를 매립 형성한다.
다음에, 도 2b에 도시하는 바와 같이, 층간 절연막(31) 상에 리소그래피 기술을 이용하여 W 플러그(32)가 노출되도록 레지스트 패턴(33)을 형성한 후, 이 레지스트 패턴(33)을 마스크로서 이용하여 층간 절연막(31) 및 W 플러그(32)를 에칭하여 오목부(凹部)(34)를 형성한다.
다음에, 도 2c에 도시하는 바와 같이, 레지스트 패턴(33)을 제거하고, 오목부(34)를 매립하도록 TiN막을 퇴적한 후 층간 절연막(31)을 스토퍼로서 이용하여 CMP에 의해 TiN 막을 연마함으로써 오목부(34)에 W 플러그(32)의 배리어층이 되는 TiN 배리어층(35)을 매립 형성한다. 또한, 반도체 기판의 주면에 평행한 TiN 배리어층(35)의 단면적은 W 플러그(32)의 단면적보다 크게 되어 있다.
그후, 도 2d에 도시하는 바와 같이, 하부 전극이 되는 두께 50㎚의 SrRuO3막(36) 및 두께 30㎚의 SiO2막(더미층)(37)을 순차적으로 퇴적한다. 다음에, 도 2e에 도시하는 바와 같이, SiO2막(37)을 리소그래피 기술 및 RIE를 이용하여 패터닝하여, SiO2막 패턴(38)을 형성하고, 이 SiO2막 패턴(38)을 마스크로서 이용하여 SrRuO3막(36)을 O3수에 의해 에칭하여 하부 전극(39)을 형성한다. 이 습식 에칭에서, 하부 전극(39)은 상면의 면적이 하면의 면적보다 작게 되어 있지만, 에칭의 조건에 의해서는 면적이 변하지 않는 경우도 있다.
다음에, 도 2f에 도시하는 바와 같이, 전면에 SiO2막 패턴(38)을 덮도록 SiO2막 혹은 Si3N4막으로 이루어지는 절연막(40)을 퇴적한다. 다음에, 도 2g에 도시하는 바와 같이, SiO2막 패턴(38)을 스토퍼로서 이용하여 CMP에 의해 절연막(40)을 연마한다. 다음에, 도 2h에 도시하는 바와 같이, HF에 의해 SiO2막 패턴(38)을 선택적으로 에칭 제거하고, 하부 전극(39)을 노출하는 개구(41)를 형성한다.
다음에, 도 2i에 도시하는 바와 같이, 전면에 캐패시터 유전체막이 되는 Pb(Zr,Ti)O3막(42)을 스퍼터법에 의해 100㎚의 두께로 퇴적한다. 그리고, 도 2j에 도시하는 바와 같이, 상부 전극이 되는 SrRuO3막(43)을 100㎚의 두께로 퇴적시킨다.
그 후, 실시예 1과 동일하게, 복수의 하부 전극을 포함하는 영역을 커버하도록 SrRuO3막(43)을 패터닝하여 상부 전극을 형성한다. 이 SrRuO3막(43)의 패터닝은 SrRuO3막(43) 상에 SiO2막 패턴을 형성하고, 이 SiO2막 패턴을 마스크로서 이용하여 SrRuO3막(43)을 O3수에 의해 에칭함으로써 행해진다.
그리고, 이어서, Pb(Zr,Ti)O3막(42)을 HCI 용액에 의한 습식 에칭, 또는 Ar과 Cl2의 혼합 가스를 이용하여 건식 에칭함으로서 캐패시터 유전체막을 형성한다. 이와 같이 하여, 강유전체 캐패시터가 얻어진다.
상기 제조 공정에서, Pb(Zr,Ti)O3막(42)은 복수의 하부 전극마다 패터닝되지 않으므로, 캐패시터 유전체막의 각각의 하부 전극에 대응하는 부분은 플라즈마 분위기에 노출되지 않고, 따라서 캐패시터 유전체막에 손상이 미치지 않아 캐패시터 유전 특성의 열화가 발생하지 않는다.
또한, 형성된 캐패시터의 구조는 하부 전극(39)이 절연막(40)에 형성된 개구(41)의 저면에 형성되고, (Ba, Sr)TiO3막(42)이 개구(41)를 매립함과 함께 절연막(40) 상에 형성되어 있다. 그 때문에, 상부 전극과 하부 전극(39)간의 거리가 멀어지게 되어, 캐패시터 유전체 막중의 누설전류를 억제할 수 있어 유전 특성의 향상을 도모할 수 있다.
또한, 반도체 기판의 주면에 평행한 W 플러그의 단면적보다 TiN층의 단면적이 넓게 되어 있다. 그 때문에, 하부 전극(39)과 TiN막(35)과의 계면을 통해 TiN층(35)에 확산된 산소의 플러그(32)로의 확산을 억제할 수 있어 W 플러그(32)의 산화를 방지할 수 있다.
또한, 도 3에 도시하는 바와 같이, Pb(Zr,Ti)O3막(42) 및 SrRuO3막(43)을 각각의 하부 전극(39)마다 패터닝하고, 한개의 하부 전극(39)에 대해 각각 캐패시터 유전체막 및 상부 전극이 형성되어 있는 구조도 가능하다. Pb(Zr,Ti)O3막(42) 및 SrRuO3막(43)을 패터닝하여도 캐패시터에 관한 영역의 Pb(Zr,Ti)O3막(42)은 플라즈마 분위기에 노출되지 않으므로 유전 특성의 열화가 발생하지 않는다.
또, 상술한 SrRuO3막(43)의 패터닝을 O3수를 이용한 방법과는 다른 수법을 이용한 예에 대해서, 도 4a 내지 도 4f에 도시하는 공정 단면도를 참조하여 설명한다. 또한, 도 4a 내지 도 4f에서 도 2a 내지 도 2j와 동일한 부분은 동일한 참조숫자를 첨부하고 그 설명은 생략한다.
우선 도 2a 내지 도 2d에 도시한 공정과 동일한 공정에 의해, 도 4a에 도시하는 구조를 형성한다. 다음에, 도 4b에 도시하는 바와 같이, SiO2막(37)을 리소그래피 기술 및 RIE를 이용하여 패터닝하여, SiO2막 패턴(38)을 형성한다. 그리고, 이 SiO2막 패턴(38)을 마스크로서 이용하여 Ar 및 Cl2를 함유하는 반응가스를 이용하여 SrRuO3막(36)을 건식 에칭하여 하부 전극(39)을 형성한다.
다음에, 도 4c에 도시하는 바와 같이, 절연막(40)을 퇴적한 후, 도 4d에 도시하는 바와 같이, SiO2막 패턴(38)을 스토퍼로 하여 CMP에 의해 절연막(40)을 연마한다. 그리고 또한 SiO2막 패턴(38)을 제거하여 도 4e에 도시하는 바와 같이 개구(51)를 형성한 후, 도 4f에 도시하는 바와 같이, Pb(Zr,Ti)O3막(42) 및 SrRuO3막(43)을 순차적으로 퇴적하고, 상기와 동일하게 하여 이들을 패터닝하여 캐패시터를 형성한다.
<실시예 3>
본 실시예에서는 상술한 수법과는 다른 수법으로 배리어 메탈 및 캐패시터 유전체막을 형성한 강유전체 캐패시터의 제조 공정에서, 도 5a 내지 도 5l을 참조하여 설명한다. 도 5a 내지 도 5l은 본 발명의 제3 실시에에 관한 반도체 장치의 제조 공정을 도시하는 공정 단면도이다.
우선, 도 5a에 도시하는 바와 같이, 반도체 기판(도시하지 않음)에 반도체 소자를 형성한 후, 반도체 기판 상에 반도체 소자를 덮도록 제1 층간 절연막(31)을 형성한다. 그리고, 제1 층간 절연막(31)에 비아홀을 형성한 후, 비아홀 내에 W 플러그(32)를 매립 형성한다.
다음에, 도 5b에 도시하는 바와 같이, 제2 층간 절연막(61)을 형성한 후, 제2 층간 절연막(61)에 W 플러그(32)가 노출하는 개구(62)를 형성한다. 다음에, 도 5c에 도시하는 바와 같이, 전면에 TiN막을 퇴적한 후, 제2 층간 절연막(61)을 스토퍼로서 이용하여 CMP에 의해 제2 층간 절연막(61)을 연마하고, 개구(62)에 TiN 배리어층(35)을 매립 형성한다.
다음에, 도 5d에 도시하는 바와 같이, 실시예 2와 동일하게, SrRuO3막(36) 및 SiO2막(37)을 순차 퇴적하고, SiO2막(37)을 패터닝한 후 얻어진 SiO2막 패턴(38)을 마스크로서 이용하여 SrRuO3막(36)을 O3수에 의해 에칭하여 도 5e에 도시하는 바와 같이 하부 전극(39)을 형성한다. 그리고, 도 5f에 도시하는 바와 같이, 절연막(40)을 퇴적한 후, 도 5g에 도시하는 바와 같이, SiO2막 패턴(38)을 스토퍼로 하여 CMP에 의해 절연막(40)을 연마한다. 그리고 또한 도 5h에 도시하는 바와 같이, SiO2막 패턴(38)을 제거하고, 하부 전극(39)을 노출하는 개구(63)를 형성한다.
다음에, 도 5i에 도시하는 바와 같이, Pb(Zr,Ti)O3막(42)을 스퍼터 법으로 성막하고, 열처리를 행하여 Pb(Zr,Ti)O3막을 결정화시킨다. 다음에, 도 5j에 도시하는 바와 같이, 절연막(40)을 스토퍼로 하여 CMP에 의해 Pb(Zr,Ti)O3막(42)을 연마하고, 개구(63)에 캐패시터 유전체막인 Pb(Zr,Ti)O3막(42)을 매립 형성한다.
다음에, 도 5k에 도시하는 바와 같이, 상부 전극이 되는 SrRuO3막을 퇴적한후, 상부 전극 패턴에 대응한 레지스트 패턴(64)을 형성하고, 레지스트 패턴(64)을마스크로 하여 SrRuO3막을 에칭하여 상부 전극(43)을 형성한다.
이어서, 도 5l에 도시하는 바와 같이, 레지스트 패턴(64)를 제거한 후, 패시베이션막(65)을 퇴적하여 캐패시터를 형성한다. 그후, 패시베이션 막(65)에 상부 전극(43)이 노출하는 개구부를 형성하고, 개구부에 상부 전극과 접속하는 전극을 형성한다.
본 실시예에 따르면, (Ba, Sr)TiO3막(42)을 퇴적하여 CMP에 의해 (Ba, Sr)TiO3막(42)을 연마하고, 개구(63) 내에 (Ba, Sr)TiO3막을 잔류시켜, 캐패시터 유전체막을 개구(63) 내에 매립 형성한 후, 상부 전극의 퇴적을 행하고, (Ba, Sr)TiO3막(42)을 포함하는 넓은 영역을 패터닝하여 상부 전극을 형성하고 있다. 그 때문에, (Ba, Sr)TiO3막은 모두 플라즈마 분위기에 노출되는 일이 없으므로 (Ba, Sr)TiO3막의 열화를 보다 억제할 수 있다.
습식 에칭에 의해, 하부 전극의 측면은 (Ba, Sr)TiO3막의 측면보다 후퇴함과 함께, (Ba, Sr)TiO3막이 개구 내에 매립 형성되어, 하부 전극, (Ba, Sr)TiO3막, 상부 전극의 순으로 면적이 커지게 되어 있으므로 상부 전극과 하부 전극 간의 거리가 떨어져 누설 전류가 억제된다.
다음에, SrRuO3막(36)의 패터닝을 상술한 O3수에 의한 수법과는 다른 수법에 의해 행한 제조 공정에 대해 도 6a 내지 도 6g의 공정 단면도를 참조하여 설명한다. 도 6a 내지 도 6g에서, 도 5a 내지 도 5l과 동일한 부분은 동일한 참조숫자를 붙여 그 설명을 생략한다.
우선, 도 5a 내지 도 5d와 동일한 공정에 의해, 도 6a에 도시하는 구조를 형성한다. 다음에, 도 6b에 도시하는 바와 같이, SiO2막(37)을 리소그래피 기술 및 RIE를 이용하여 패터닝한다. 그리고, 얻어진 SiO2막 패턴(38)을 마스크로서 이용하여 SrRuO3막(36)을 Ar 및 Cl2를 함유한 반응 가스를 이용하여 건식 에칭하여 하부 전극(39)을 형성한다.
이어서, 도 6c에 도시하는 바와 같이, 절연막(40)을 퇴적한 후 도 6d에 도시하는 바와 같이, SiO2막 패턴(38)을 스토퍼로 하여 CMP에 의해 절연막(40)을 연마한다. 그리고 또한 도 6e에 도시하는 바와 같이, SiO2막 패턴(38)을 제거하여 개구(81)을 형성한 후, 도 6f에 도시하는 바와 같이, 개구(81)에 Pb(Zr,Ti)O3(42)을 매립 형성하고, 도 6g에 도시하는 바와 같이, 상부 전극(43) 및 패시베이션막(65)을 형성하여 캐패시터를 형성한다.
이상의 공정으로 작성된 캐패시터는 건식 에칭으로 하부 전극의 형성을 행함으로써, 더미층인 SiO2막도 에칭되고, 하부 전극보다 (Ba,Sr)TiO3막의 면적이 작게 된다. 그 때문에, (Ba,Sr)TiO3막은 하부 전극 및 상부 전극의 면적보다도 작게 되어 있다. 그 때문에, 상부 전극과 하부 전극 간의 거리가 떨어져 누설 전류를 억제할 수 있다.
<실시예 4>
도 7a 내지 도 7h에 도시하는 공정 단면도를 이용하여 본 발명의 제4 실시예에 관한 반도체 장치의 제조 공정을 설명한다.
우선, 도 7a에 도시하는 바와 같이, 반도체 기판(도시하지 않음)에 반도체 소자를 형성한 후, 반도체 기판 상에 반도체 소자를 덮도록 층간 절연막(31)을 형성하고, 층간 절연막(31)에 비아 홀을 형성한 후, 비아 홀 내에 W 플러그(32)를 매립 형성한다. 그리고, W 플러그(32)의 표면을 에칭하여 표면의 레벨을 낮게 한 후, TiN 베리어층(35)을 매립 형성한다. 그리고, 전면에 제2 절연막(91)을 퇴적한 후, 제2 절연막(91) 상에 캐패시터에 대응하는 레지스트 패턴(도시하지 않음)을 형성한다. 레지스트 패턴을 마스크로서 이용하여 RIE 등의 이방성 에칭에 의해 제2 절연막(91)을 에칭하고, 제2 절연막(91)에 캐패시터가 형성되는 개구(92)를 형성하고, 래지스트 패턴을 제거한다.
다음에, 도 7b에 도시하는 바와 같이, 전면에 캐패시터의 하부 전극이 되는 SrRuO3막(93)을 스퍼터법에 의해 형성한다. 다음에, 도 7c에 도시하는 바와 같이, 실리콘 질화막 혹은 금속 티탄으로 이루어지는 더미막(94)을 개구(92)를 매립하도록 형성한다. 이어서, 도 7d에 도시하는 바와 같이, SrRuO3막(93)을 스토퍼로 하여 CMP에 의해 더미막(94)을 연마하고, 개구(92) 내부 이외의 더미막(94)을 제거한다.
이어서, 도 7e에 도시하는 바와 같이, 노출하는 SrRuO3막(93)을 O3수 등을 이용하여 습식 에칭하고 개구(92)의 저면에만 SrRuO3막(93)을 잔존시켜 하부 전극(95)을 형성한다. 또한, 하부 전극(95)을 구성하는 SrRuO3막은 적어도 개구(92)의 저면에 잔존하고 있을 필요가 있지만, 개구(92)의 측면의 SrRuO3막의 부분의 잔존량은 다양하게 변화시키는 것이 가능하다.
이어서, 도 7f에 도시하는 바와 같이, 더미막(94)을 습식 에칭함으로써 개구(92)의 저면에 하부 전극(95)을 노출시킨다. 또한, 더미막이 실리콘 질화막인 경우에는 인산 등을 이용하여 제거하고, 금속 티탄막인 경우에는 염산 등의 산을 이용하여 제거한다.
이어서, 도 7g에 도시하는 바와 같이, 강유전체막으로서 Pb(Zr,Ti)O3막을 퇴적한 후, CMP에 의한 연마 혹은 에칭을 행하여, 개구(92) 내에 캐패시터의 강유전체막이 되는 Pb(Zr,Ti)O3막(96)을 매립 형성한다.
이어서, 도 7h에 도시하는 바와 같이, SrRuO3막을 퇴적한 후, O3수를 이용한 습식 에칭을 이용하여 SrRuO3막을 패터닝함으로써 상부 전극(97)을 형성하고, 캐패시터를 완성한다.
또, 더미층으로서는 지르코늄이나 코발트, 니켈이라고 하는 산에 가용한 금속, 텅스텐 등의 산화력을 갖는 산(예를 들면 과산화 수소수와 염산과의 혼합액)에 가용한 금속, 또는 이들의 산에 가용한 산화 티탄 등의 금속 산화물 혹은 금속 질화물도 이용할 수 있다. 또한, 알루미늄이나 동 등의 양성 금속도 에천트로서 암모늄수 등의 염기성의 용액에 가용되므로 더미막으로서 이용할 수 있다.
도 7h에 도시하는 구조의 캐패시터를 포함한 반도체 장치에서는 하부 전극 및 강유전체막이 개구 내에 매립되어 있기 때문에, 캐패시터의 크기가 개구의 치수에 의해 결정되고, 따라서, 셀 간의 크기의 편차가 적다고 하는 이점을 갖는다.
또한, 하부 전극을 개구의 저면만이 아닌 측면에도 형성함으로써, 하부 전극의 실효 면적을 넓게 하는 것이 가능하므로 그것에 의해 전기 신호량을 많게 하는 것도 가능하다.
또한, 절연막으로서는 1층이 아닌 2층 이상의 절연막을 이용하는 것이 가능하다. 다음에, 다층의 층간 절연막의 제조 공정을 도 8a 내지 도 8e의 공정단면도를 참조하여 설명한다.
우선, 도 8a에 도시하는 바와 같이, 실시예 5와 동일하게, 층간 절연막(31)에 형성된 비아 홀에 W 플러그(32) 및 TiN 배리어층(35)을 형성한다. 그리고, 전면에 제1 절연막(91) 및 제2 절연막(101)을 순차 퇴적한 후, 제2 절연막(101) 상에 캐패시터에 대응하는 레지스트 패턴(도시하지 않음)을 형성한다. RIE 등의 이방성 에칭에 의해 제2 절연막(101) 및 제1 절연막(91)을 순차 에칭하고, 캐패시터가 형성된 개구(92)를 형성하고, 레지스트 패턴을 제거한다.
다음에, 이전의 실시예의 제조 공정과 동일하게 도 8b에 도시하는 바와 같이, 캐패시터의 하부 전극으로서 SrRuO3막(93)을 스퍼터법에 의해 형성하고, 개구(92)에 더미막(94)을 매립 형성한다(도 8c). 다음에, 도 8d에 도시하는 바와 같이, 노출하는 SrRuO3막(93)을 O3수 등을 이용하여 습식 에칭하여 하부 전극(95)을 형성한다.
다음에, 도 8e에 도시하는 바와 같이, 더미층(94)을 습식 에칭하여, 개구(92)의 저면에 하부 전극(95)을 노출시킨 후, 개구(92) 내에 캐패시터의 강유전체막이 되는 Pb(Zr,Ti)O3막(96)을 매립 형성한다. 그리고, SrRuO3막을 퇴적한 후, O3수를 이용한 습식 에칭을 이용하여 SrRuO3막을 형성함으로써 상부 전극(97)을 형성하여 캐패시터를 완성한다.
상술한 캐패시터의 상부 전극과는 다른 구조를 갖는 상부 전극을 구비한 반도체 장치의 제조 방법을 도 9a 및 도 9b의 공정 단면도를 참조하여 설명한다.
도 9a에 도시하는 바와 같이, 상기 제조 공정과 동일한 공정을 거쳐 전면에 (Ba,Sr)TiO3막(96)을 퇴적하고, 개구(92)를 매립한 후, (Ba,Sr)TiO3막(96)을 염산, 불산의 혼합액을 이용하여 에칭한다. 이때, Pb(Zr,Ti)O3막(96)의 상면의 높이를 제2 절연막(101)의 상면보다 낮게 하여 개구(111)를 형성한다.
다음에, 도 9b에 도시하는 바와 같이, SrRuO3막을 퇴적한 후, 절연막을 스토퍼로 CMP에 의한 연마를 행하므로, 개구 내 상부 전극(97)을 매립 형성한다. 이와 같은 상부 전극(97)의 형성 방법에 의하면, 상부 전극을 가공하기 위한 패터닝 공정을 생략할 수 있다. 또한, 상부 전극이 절연막 상에 노출하여 형성되어 있지 않으므로 캐패시터 면적도 작게 할 수 있다.
또한, 본 발명은 상기 실시예에 한정되지 않는다. 예를 들면, 강유전체막으로서 (Ba,Sr)TiO3막을 이용하였지만, 다른 강유전체막을 이용할 수도 있다. 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변형하여 실시할 수 있다.
이상 설명한 바와 같이, 본 발명에 따르면, 복수의 하부 전극 상에 연속한 강유전체막 및 상부 전극이 형성되어 있으므로, 캐패시터의 특성과 관계 없는 부분에서 상부 전극 및 강유전체막의 패터닝을 행할 수 있으므로, 캐패시터와 관계 없는 영역에서 강유전체막의 유전 특성의 열화가 발생하지 않는다.
또한, 다른 본 발명에 따르면, 개구 내에 강유전체막을 매립한 후에, 상부 전극의 성막 및 패터닝을 행함으로써, 강유전체막이 플라즈마 분위기에 노출되지 않게 되므로, 강유전체막에 손상이 미치지 않아 강유전체막의 특성이 변화하지 않는다.
Claims (19)
- 삭제
- 삭제
- 반도체 장치에 있어서,반도체 기판,상기 반도체 기판 상에 형성된 개구를 갖는 단층의 절연막, 및상기 단층의 절연막 상에 형성된 캐패시터를 포함하고,상기 캐패시터는상기 단층의 절연막의 개구 저부에 형성된 하부 전극,상기 개구 내에 매립 형성된 강유전체막, 및상기 강유전체막 상에 형성된 상부 전극을 포함하며,상기 상부 전극의 면적은 상기 개구 내에 매립된 강유전체막의 면적 이상인 반도체 장치.
- 제3항에 있어서, 상기 캐패시터는 상기 반도체 기판 상에 형성된 층간 절연막 상에 형성되고, 상기 하부 전극은 상기 층간 절연막에 매립 형성됨과 함께, 상기 층간 절연막에 매립 형성된 플러그에 접속되어 있는 반도체 장치.
- 제3항에 있어서, 상기 강유전체막은 상기 하부 전극 및 상부 전극의 면적보다 작은 반도체 장치.
- 제3항에 있어서, 상기 하부 전극, 상기 강유전체막 및 상기 상부 전극의 순서로 면적이 크게 되어 있는 반도체 장치.
- 제3항에 있어서, 상기 강유전체막은 상기 개구 내에 매립 형성됨과 함께, 상기 절연막 상에 연장하고 있는 반도체 장치.
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- 반도체 장치의 제조 방법에 있어서,반도체 기판 상에 제1 절연막을 형성하는 공정,상기 제1 절연막 상에 제1 도전체층 및 더미막을 순차적으로 형성하는 공정,상기 더미막을 가공해서 더미막 패턴을 형성하는 공정,상기 더미막 패턴을 마스크로서 이용하여 상기 제1 도전체층을 에칭하여 하부 전극을 형성하는 공정,상기 제1 절연막 및 상기 더미막 상에 제2 절연막을 형성하는 공정,상기 제2 절연막의 표면 영역을 제거하여, 상기 더미막 패턴의 표면을 노출시키는 공정,상기 더미막 패턴을 제거하여, 저부에서 상기 하부 전극이 노출되는 제1 개구를 형성하는 공정,상기 제1 개구를 매립하도록 강유전체막을 형성하는 공정, 및상기 강유전체막 상에 상부 전극을 형성하고, 그로 인해 캐패시터를 형성하는 공정을 포함하는 반도체 장치의 제조 방법.
- 제11항에 있어서, 상기 강유전체막을 형성하는 공정 후, 상기 강유전체막의 표면 영역을 제거하고, 상기 강유전체막의 표면의 레벨을 상기 제2 절연막의 표면의 레벨보다 낮게 하고, 그로 인해 제2 개구를 형성하는 공정을 더 포함하고, 상기 상부 전극은 상기 제2 개구를 매립하도록 형성되는 반도체 장치의 제조 방법.
- 제11항에 있어서, 상기 하부 전극은 상기 제1 절연막에 매립 형성된 플러그에 전기적으로 접속되어 있는 반도체 장치의 제조 방법.
- 제11항에 있어서, 상기 제2 절연막의 표면 영역의 제거는 화학적 기계적 연마에 의해 행해지는 반도체 장치의 제조 방법.
- 제11항에 있어서, 상기 더미막은 상기 제2 절연막에 대해 선택성을 갖는 에칭에 의해 제거가능한 재료로 이루어지는 반도체 장치의 제조 방법.
- 반도체 장치의 제조 방법에 있어서,반도체 기판 상에 절연막을 형성하는 공정,상기 절연막에 제1 개구를 형성하는 공정,상기 절연막 위 및 상기 제1 개구 내면에 도전체층을 형성하는 공정,상기 내면에 도전체층이 형성된 제1 개구 내에 더미막을 매립 형성하는 공정,상기 도전체층의 노출하는 부분을 제거하고, 상기 제1 개구의 저부에 잔류하는 도전체층으로 이루어지는 하부 전극을 형성하는 공정,상기 더미막을 제거하여 상기 하부 전극을 노출시킴과 함께, 측면에 상기 절연막이 노출하고, 저면에 상기 하부 전극이 노출하는 제2 개구를 형성하는 공정,상기 제2 개구 내에 강유전체막을 매립 형성하는 공정, 및상기 강유전체막 상에 상부 전극을 형성하고, 그로 인해 캐패시터를 형성하는 공정을 포함하는 반도체 장치의 제조 방법.
- 제16항에 있어서, 상기 강유전체막을 형성하는 공정 후, 상기 강유전체막의 표면 영역을 제거하고, 상기 강유전체막의 표면의 레벨을 상기 절연막의 표면의 레벨보다 낮게 하고, 그로 인해 제3 개구를 형성하는 공정을 더 포함하며, 상기 상부 전극은 상기 제3 개구를 매립하도록 형성되는 반도체 장치의 제조 방법.
- 제16항에 있어서, 상기 제1 개구 내에 상기 더미막을 매립 형성하는 공정은, 전면에 더미막 재료를 퇴적하고, 이어서 화학적 기계적 연마에 의해 상기 절연막 위의 더미막 재료를 제거함으로써 이루어지는 반도체 장치의 제조 방법.
- 제16항에 있어서, 상기 더미막은 상기 절연막에 대해 선택성을 갖는 에칭에 의해 제거가능한 재료로 이루어지는 반도체 장치의 제조 방법.
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