JP3504046B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JP3504046B2
JP3504046B2 JP31634295A JP31634295A JP3504046B2 JP 3504046 B2 JP3504046 B2 JP 3504046B2 JP 31634295 A JP31634295 A JP 31634295A JP 31634295 A JP31634295 A JP 31634295A JP 3504046 B2 JP3504046 B2 JP 3504046B2
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恵子 櫛田
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は，強誘電体薄膜を用
いたキャパシタを有する分極反転型不揮発性メモリ，ま
たはダイナミックランダムアクセスメモリ等の半導体装
置に関する。
【０００２】
【従来の技術】強誘電体物質には，数百から数千と極め
て大きな比誘電率を持つものがある。従って，それらの
強誘電体の薄膜をキャパシタ絶縁膜に用いれば，大規模
集積回路（ＬＳＩ）に好適な小面積かつ，大容量のキャ
パシタが得られる。また，強誘電体物質は自発分極をも
ち，外部電場によりその方向を反転させることができる
ので，この特性を用いて，不揮発性メモリが得られる。
【０００３】従来の強誘電体を用いたメモリは，特開平
５−９０６０６号に記載されているように、層間絶縁膜
１４６の上に順次下部Ｐｔ電極１４７，強誘電体薄膜１
４８，上部Ｐｔ電極１４９を形成し，強誘電体キャパシ
タを形成していた（図１４）。しかし，それぞれの層を
独立のマスクで加工する為，寸法精度，合わせ精度の問
題から高集積なメモリを実現することは困難であり，ま
たパターンニングを繰り返すことにより，層間絶縁膜１
４６が薄くなってしまうという問題があった。この問題
を解決する方法としては，特開平２−２８８３６８号に
記載されているように上部電極層１５８，強誘電体膜１
５７，下部電極層１５６をホトレジストをマスクに一括
でドライエッチングする方法がある（図１５）。この方
法では、上部電極１５８，下部電極１５６に多結晶シリ
コンを用いており，Ｃ2Ｃｌ2Ｆ4，ＳＦ6，とＡｒガスを
用いてドライエッチングを行なっている。
【０００４】しかし，多結晶シリコン上に直接強誘電体
薄膜を形成すると，多結晶シリコンが酸化されて界面に
低誘電率のシリコン酸化膜が形成されるためキャパシタ
の特性が著しく劣化してしまう。この劣化を避けるため
には白金，パラジウムなどの貴金属電極，又は，ＩｒＯ
2，ＲｕＯ2，ＲｅＯ3などの導電性酸化物電極を用いる
ことが必要である。
【０００５】それらのうちで白金が最も有望な電極材料
と考えられており，特開平０５−２９９６０１に記載さ
れているメモリセル形成プロセスでは，図１６に示すよ
うに上部電極層４５，強誘電体膜４４，下部電極層４
３，拡散防止用導電層１６９をホトレジストをマスクに
一括でドライエッチングしている。このような構造を用
いれば特性を損なうことなく微細なキャパシタを実現で
きる。
【０００６】
【発明が解決しようとする課題】しかし，多結晶シリコ
ンとは異なり、実際には白金を揮発性の反応生成物とし
てドライエッチングしたところ、キャパシタの側壁に白
金が付着してしまうことが判明した。このため，このよ
うな構造では上部電極４５と下部電極４３が白金の付着
物のために電気的に短絡するという問題を生じる（図１
６）。
【０００７】本発明の目的は、上部電極層、強誘電体膜
及び下部電極層を一括にエッチングしても、上部電極と
下部電極の電気的短絡の無いキャパシタを得ることにあ
る。
【０００８】
【課題を解決するための手段】上記目的は、強誘電体キ
ャパシタを構成する強誘電体膜の側壁の角度を、基板の
主表面に対して、７５°以下とすることによって達成さ
れる。
【０００９】図１３に強誘電体キャパシタの断面側壁の
基板の主表面に体する角度と，短絡の有無の関係を示
す。ここで短絡とは印加電圧３Ｖの時のリーク電流密度
が１０-5Ａ／ｃｍ2以上の場合と定義する。上記従来技
術では９０°に近い角度で加工しているので白金上部電
極４５の加工後には，図１０（ａ）のように上部電極の
白金が再付着して白金系側壁堆積物１０１を生じる。強
誘電体薄膜のドライエッチング終了時には，この白金系
側壁堆積物１０１に沿って，図１０（ｂ）のように強誘
電体薄膜構成元素からなる側壁堆積物１０２が残ってし
まう。この側壁付着物１０２は強誘電体薄膜の成分から
なるが、組成、結晶性が乱れており，絶縁性は乏しい。
図１０（Ｃ）のように白金下部電極加工中に，この強誘
電体膜の成分から成る付着物はほとんど除去されるが、
白金系側壁堆積物１０１は残っており、更に白金下部電
極からの白金系側壁堆積物１０３の付着も起こる。この
ように、従来技術では側壁への白金の付着により，キャ
パシタの下部電極と上部電極が短絡してしまう。
【００１０】図１３より、強誘電体キャパシタの白金下
部電極，強誘電体膜，上部電極の断面側壁の、基板の主
表面に対する角度を７５°以下とすることで、キャパシ
タの側壁への白金付着を防止することができることがわ
かる。
【００１１】図１３では、白金下部電極，強誘電体膜，
上部電極の断面側壁の基板に対する角度を示したが、キ
ャパシタ全体の断面側壁を必ずしも７５°以下とする必
要はなく、強誘電体膜の基板の主表面に対する角度を７
５°以下とすれば白金付着防止効果が得られる。但し、
強誘電体膜に限らず白金下部電極も７５°以下とするこ
とで白金付着防止のより顕著な効果が得られる。
【００１２】また、上部電極は白金に限らず、例えばイ
リジウム、ルテニウム等の貴金属類や、二酸化イリジウ
ム、二酸化ルテニウム、三酸化レニウム等の導電性酸化
物であってもよい。上部電極に白金を用いない場合は、
白金下部電極をエッチングするときのみにキャパシタの
側壁に白金が付着するが、キャパシタの断面を基板に対
し７５度以下とすることで、上部電極と白金下部電極の
短絡を防止できる。
【００１３】強誘電体キャパシタの断面側壁の基板の主
表面に対する角度はエッチングのマスクとして用いたタ
ングステン側壁の基板の主表面に対する角度によって決
まる。図１１はホトレジストの側壁の傾きとベーク温度
の関係を、２種類のレジストについての結果を示したも
のである。ここでレジストＡは分子量が１００から３万
にフラットな分布を持つ物質からなり、レジストＢは分
子量が２０００から３０００にピ−クをもつ物質であ
る。いづれのレジストでもベーク温度が高くなるほど側
壁の傾きが大きくなっている。タングステンを異方性ド
ライエッチングで加工する場合には，このホトレジスト
の角度でタングステン側壁の基板の主表面に対する角度
が決まることになる。
【００１４】図１２は等方性のドライエッチングを行っ
た場合のタングステンのオーバーエッチ量とタングステ
ン側壁の基板の主表面に対する角度の関係を示してい
る。タングステンのオーバーエッチ量を多くすると線幅
は細くなるが，側壁は垂直に近づいてくる。したがっ
て，タングステンの基板の主表面に対する角度は，ホト
レジストのベーク温度とタングステンのオーバーエッチ
量によって制御できる。レジストのベ−ク温度を１４０
℃から１６０℃として，タングステンのオ−バ−エッチ
量を５％から１０％とすることで好ましい結果が得られ
る。
【００１５】しかし、強誘電体キャパシタの断面の斜辺
の角度が基板に対して７５°以下とするようエッチング
する際，強誘電体側壁部がプラズマにさらされるため，
エッチングダメージが発生し，側壁部でのリーク電流が
増大することがある。これは、下部電極のドライエッチ
ング加工後，拡散防止用導電層の加工の前に酸素プラズ
マ処理を施すことで解決できる。
【００１６】なお、拡散防止層のＴｉＮをエッチングし
た後にエッチングダメージ回復の為の酸化処理を行なう
と下部白金電極の下のＴｉＮが酸化して剥がれなどが生
じるが，ＴｉＮのエッチングの前に酸素プラズマ処理を
施すことで剥がれの発生を防止できる。
【００１７】
【発明の実施の形態】図２から図５は，本発明を用いて
メモリセルを製造する実施例である。まず，図２に示す
ように，スイッチ用トランジスタを従来のＭＯＳＦＥＴ
形成工程により形成する。ここで２１はｐ型半導体基
板，２２は素子間分離絶縁膜，２３はゲート酸化膜，２
４はゲート電極となるワード線，２５，２６はｎ型不純
物拡散層（リン），２７は層間絶縁膜である。表面全体
に公知のＣＶＤ法を用いて厚さ６００ｎｍのＳｉＯ2２
８をＣＶＤ法により堆積させ，８５０℃でリフロー後３
００ｎｍエッチバックすることでワード線による段差を
緩和する。次に，ビット線が基板表面のｎ型拡散層と接
触する部分２５を公知のホトリソグラフィ法とドライエ
ッチング法を用いて開口する。次に，ビット線３１を形
成する。ビット線の材料としては，金属のシリサイドと
多結晶シリコンの積層膜を用いた。公知のホトリソグラ
フィ法とドライエッチング法を用いて加工し，ビット線
を所望のパターンとする。
【００１８】次に，ＢＰＳＧなどのシリコン酸化膜系の
絶縁膜３２を堆積させ平坦化する。この絶縁膜３２は，
基板表面を平坦化するのに十分な膜厚とする必要があ
る。本実施例では，絶縁膜３２の膜厚を６００ｎｍと
し，エッチバック法により平坦化する方法を用いた。
【００１９】図３のように公知のホトリソグラフィ法と
ドライエッチング法を用いて蓄積容量部が基板と接触す
るメモリ部コンタクト孔３３を開口する。絶縁膜３２上
とコンタクト孔内側に多結晶シリコン４１をＣＶＤ法に
より３５０ｎｍデポした。次に，ドライエッチング法に
より多結晶シリコン４１を膜厚分エッチバックして，コ
ンタクト孔を埋めた（図４）。
【００２０】スパッタ法により厚さ５０ｎｍの拡散防止
層のＴｉＮ４２，下地電極４３を順次形成する。ここ
で、拡散防止層のＴｉＮは、白金下地電極４３及び酸素
の多結晶シリコン４１に対する拡散を防止するためのも
のである。本実施例では，下地電極としては厚さ２００
ｎｍのＰｔ膜を被着した。次に強誘電体薄膜４４を形成
する。本実施例では，反応性蒸着法により，厚さ約１５
０ｎｍのチタン酸ジルコン酸鉛（Ｐｂ（Ｚｒ0.5Ｔ
ｉ0.5）Ｏ3）薄膜形成した後，酸素雰囲気中で６５０
℃，３０秒の熱処理を行ない結晶化させたが，強誘電体
薄膜の形成には高周波マグネトロンスパッタ法，あるい
は，ＣＶＤ法を用いてもよい。次に，スパッタ法により
上部電極として厚さ５０ｎｍのＰｔ膜４５と加工マスク
用の厚さ３５０ｎｍのタングステン４６を被着した。
（図４） 図５に示すようにフォトレジスト５１をマスクにＳＦ6
を用いたドライエッチング法によりタングステン４６に
パターンを転写する。フォトレジスト５１を除去した
後，タングステン４６をマスクに用いたスパッタエッチ
ング法により上部電極４５をパターンニングする（図
６）。この際，ドライエッチング条件を等方的エッチン
グになるように調整し，タングステン４６の断面加工形
状が斜辺の基板に対する角度が７５°以下の台形になる
ようにした。本実施例では，マイクロ波ドライエッチン
グを用い，ＳＦ6ガス流量１０ＳＣＣＭ，圧力２ｍｔｏ
ｒｒ，マイクロ波パワー４００Ｗとした。
【００２１】もし，異方性が強いドライエッチング条件
でタングステン４６の断面加工形状が垂直に近づくとタ
ングステン４６，及び，ホトレジスト５１の側壁に突起
状の堆積物が残ってしまうことになる。図１０（ａ）に
示すように，ホトレジスト５１を除去した後には白金系
の突起状側壁堆積物が，また，強誘電体膜ドライエッチ
終了後には，図１０（ｂ）に示すように，白金系の突起
状側壁堆積物の外周に強誘電体薄膜の構成元素からなる
側壁堆積物が残ってしまう。
【００２２】ＣＦ4とＡｒの混合ガスを用いて強誘電体
薄膜４４を加工した後，スパッタエッチング法により下
部電極４３を加工する。ここで，側壁に堆積した白金を
除去するために３０％のオーバーエッチングを行った
（図７）。
【００２３】次に同じチャンバー内で酸素プラズマを発
生させ強誘電体薄膜５３の断面のエッチングダメージを
回復させた。本実施例では，酸素流量２５ＳＣＣＭ，圧
力３０ｍｔｏｒｒｒ，ＲＦパワー１５０Ｗで，３分間の
酸素プラズマ処理を行った（図８）。次にＳＦ6を用い
たドライエッチング法により、拡散防止層４２と残った
タングステン５５を同時に除去して強誘電体キャパシタ
を完成させた（図１）。
【００２４】以上のような工程により，側壁部でのリー
ク電流増大や耐圧の低下の防止を同時に実現した，高集
積化に適した微細な強誘電体メモリセルを形成すること
ができる。ＳＦ6を用いたドライエッチング法により拡
散防止層４２をエッチングした後に酸素プラズマ処理を
行なっても、強誘電体キャパシタのリークは低減でき
る。しかし、下地電極４３の下に残った拡散防止層４２
が側面から酸化されてしまうため，下地電極４３が拡散
防止層４２との界面から剥がれるという問題が発生して
しまう。ところが、酸素プラズマ処理を拡散防止層４２
のドライエッチングの前に行なえば，その様な問題は回
避できる。
【００２５】図９は，図６に示した上部電極加工後，図
７に示した下部電極加工後，オーバーエッチ後，図８に
示した酸素プラズマ処理後，及び，拡散防止層加工後の
強誘電体キャパシタのリーク電流−電圧特性を比較した
ものである。上部電極加工後には１０-7Ａ／ｃｍ2台で
あったリーク電流密度が，下部電極加工後には強誘電体
薄膜側壁に堆積した白金により，上部電極と下部電極が
短絡してしまう。３０％のオーバーエッチングによりこ
の側壁に堆積した白金を除去すると，１０-5Ａ／ｃｍ2
台までリーク電流が減少する。しかし、オーバーエッチ
ング時に強誘電体膜側壁がプラズマにさらされるため酸
素欠陥が生じ、上部電極加工後のリーク電流に比べると
１桁以上大きい。ここで酸素プラズマ処理により強誘電
体薄膜側壁の酸素欠陥を修復するとリーク電流は上部電
極加工後の値と同等にまで減少する。拡散防止層加工に
よってもリーク電流の増大は見られない。
【００２６】本実施例では，強誘電体薄膜にチタン酸ジ
ルコン酸鉛を用いたが，強誘電体薄膜の材料としてはチ
タン酸ジルコン酸鉛に限らず，例えば，チタン酸鉛，チ
タン酸ストロンチウム，チタン酸バリウム，などのペロ
ブスカイト型酸化物強誘電体，それらの固溶体，あるい
は，ビスマス系層状酸化物強誘電体であってもよい。
【００２７】
【発明の効果】本発明によれば，上部電極層、強誘電体
膜及び白金下部電極層を一括にエッチングしても、上部
電極と下部電極の電気的短絡が無く，高集積メモリに好
適な微細なメモリセル構造を製造することができる。
【図面の簡単な説明】
【図１】本発明の半導体装置の断面図である。
【図２】本発明を用いたメモリセルの製造工程を示す断
面図である。
【図３】本発明のメモリセルの製造工程を示す断面図で
ある。
【図４】本発明のメモリセルの製造工程を示す断面図で
ある。
【図５】本発明のメモリセルの製造工程を示す断面図で
ある。
【図６】本発明のメモリセルの製造工程を示す断面図で
ある。
【図７】本発明のメモリセルの製造工程を示す断面図で
ある。
【図８】本発明のメモリセルの製造工程を示す断面図で
ある。
【図９】本発明の電圧とリ−ク電流密度を示す図であ
る。
【図１０】キャパシタの側壁堆積物を示す図である。
【図１１】ベ−ク温度とレジスト側壁角度の関係を示す
図面である。
【図１２】オ−バ−エッチ量とタングステンのテ−パ−
角の関係を示す図面である。
【図１３】短絡の有無のキャパシタ側壁角度依存性を示
す図面である。
【図１４】従来のメモリセルの断面図である。
【図１５】従来の半導体装置の製造工程を示す断面図で
ある。
【図１６】従来の半導体装置の断面図である。
【符号の説明】 ２１…半導体基板，２２…素子間分離酸化膜，２３…ゲ
ート酸化膜，２４…ワード線，２５…不純物拡散層（ビ
ット線が基板表面のｎ型拡散層と接触する部分），２６
…不純物拡散層（蓄積電極が基板表面のｎ型拡散層と接
触する部分）、２７，２８…層間絶縁膜、３１…ビット
線，３２…層間絶縁膜，３３……メモリ部コンタクト
孔、４１…多結晶シリコン，４２…拡散防止用導電層，
４３…下部電極，４４…強誘電体薄膜，４５…上部電
極，４６…マスク用タングステン層，５１…ホトレジス
ト，１０１…白金系側壁堆積物，１０２…強誘電体薄膜
構成元素からなる側壁堆積物、１４１…素子間分離酸化
膜，１４２…ワード線，１４３…不純物拡散層、１４４
…層間絶縁膜，１４５…下部Ｐｔ電極，１４６…強誘電
体薄膜，１４７…上部Ｐｔ電極，１４８…上部Ｔｉ電
極，１４９…アルミ配線層，１５１…シリコン基板，１
５２…素子間分離酸化膜，１５３…不純物拡散層，１５
４…ワード線，１５５…層間絶縁膜，１５６…下部Ｐｔ
電極，１５７…強誘電体薄膜，１５８…上部Ｐｔ電極，
１５９…ホトレジスト，１６１…シリコン基板，１６２
…素子間分離酸化膜，１６３…ゲ−ト絶縁膜，１６４…
ワード線，１６５…ビット線，１６６…多結晶シリコン
プラグ，１６７，１６８…層間絶縁膜，１６９…拡散バ
リア層，１７０…下部Ｐｔ電極，１７１…強誘電体薄
膜，１７２…上部Ｐｔ電極。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 櫛田 恵子 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 藤崎 芳久 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 茂庭 昌弘 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (56)参考文献 特開 平６−188386（ＪＰ，Ａ) 特開 平６−96423（ＪＰ，Ａ) 特開 平３−153084（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/105 H01L 21/302

Claims (9)

    (57)【特許請求の範囲】
  1. 【請求項１】基板上にスイッチ用トランジスタを形成す
    る工程と、前記スイッチ用トランジスタに接続されたビ
    ット線を形成する工程と、前記ビット線の上部に絶縁膜
    を形成する工程と、前記絶縁膜の上に拡散防止膜、白金
    下部電極、誘電体膜、上部電極および金属加工マスク層
    としてのタングステン膜を積層して積層膜を形成する工
    程と、前記積層膜上にホトレジストを塗布しパターニン
    グする工程と、前記パターニングされたホトレジストを
    マスクとして前記金属加工マスク層をドライエッチング
    により側壁が前記基板の主表面に対して７５°以下にな
    るように加工し前記ホトレジストを除去する工程と、前
    記加工された金属加工マスク層をマスクとして前記上部
    電極、誘電体膜、白金下部電極の側壁が前記基板の主表
    面に対して７５°以下になるように加工する工程とを有
    することを特徴とする半導体装置の製造方法。
  2. 【請求項２】請求項１記載の半導体装置の製造方法にお
    いて、前記加工された金属加工マスク層をマスクとして
    前記上部電極、誘電体膜、白金下部電極を加工した後、
    前記拡散防止膜をパターニングするとともに前記加工さ
    れた金属加工マスク層を除去する工程をさらに有するこ
    とを特徴とする半導体装置の製造方法。
  3. 【請求項３】請求項１記載の半導体装置の製造方法にお
    いて、前記金属加工マスク層のドライエッチングは、前
    記ホトレジストのベーク温度と前記金属加工マスク層の
    オーバーエッチング量により前記加工された金属加工マ
    スク層の側壁が前記基板の主表面に対して７５°以下に
    なるように制御することにより行うことを特徴とする半
    導体装置の製造方法。
  4. 【請求項４】基板上にスイッチ用トランジスタを形成す
    る工程と、前記スイッチ用トランジスタに接続されたビ
    ット線を形成する工程と、前記ビット線の上部に絶縁膜
    を形成する工程と、前記絶縁膜の上に拡散防止膜、白金
    下部電極、誘電体膜、上部電極および金属加工マスク層
    としてのタングステン膜を積層して積層膜を形成する工
    程と、前記積層膜上にホトレジストを塗布し前記ホトレ
    ジストをパターニングする工程と、前記パターニングさ
    れたホトレジストをマスクとして前記金属加工マスク層
    をドライエッチングにより側壁が前記基板の主表面に対
    して７５°以下になるように加工し前記ホトレジストを
    除去する工程と、前記加工された金属加工マスク層をマ
    スクとして前記上部電極、誘電体膜、白金下部電極の側
    壁が前記基板の主表面に対して７５°以下になるように
    加工する工程と、前記上部電極、誘電体膜、白金下部電
    極を加工した後に前記誘電体膜を酸素プラズマ処理する
    工程とを有することを特徴とする半導体装置の製造方
    法。
  5. 【請求項５】請求項４記載の半導体装置の製造方法にお
    いて、前記誘電体膜を酸素プラズマ処理した後、前記拡
    散防止膜をパターニングするとともに前記加工された金
    属加工マスク層を除去する工程をさらに有することを特
    徴とする半導体装置の製造方法。
  6. 【請求項６】請求項４記載の半導体装置の製造方法にお
    いて、前記金属加工マスク層のドライエッチングは、前
    記ホトレジストのベーク温度と前記金属加工マスク層の
    オーバーエッチング量により前記加工された金属加工マ
    スク層の側壁が前記基板の主表面に対して７５°以下に
    なるように制御することにより行うことを特徴とする半
    導体装置の製造方法。
  7. 【請求項７】請求項１〜６のいずれか一に記載の半導体
    装置の製造方法において、前記上部電極は白金であるこ
    とを特徴とする半導体装置の製造方法。
  8. 【請求項８】請求項１〜６のいずれか一に記載の半導体
    装置の製造方法において、前記上部電極はイリジウム、
    ルテニウム、二酸化イリジウム、二酸化ルテニウム、三
    酸化レニウムのいずれかであることを特徴とする半導体
    装置の製造方法。
  9. 【請求項９】請求項１〜６のいずれか一に記載の半導体
    装置の製造方法において、前記誘電体膜はチタン酸ジル
    コン酸鉛、チタン酸鉛、チタン酸ストロンチウム、チタ
    ン酸バリウムのいずれかであることを特徴とする半導体
    装置の製造方法。
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