JP5245383B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置の製造方法に関し、特に、強誘電体キャパシタを有する半導体装置の製造方法に関する。
電源を切っても情報を記憶することのできる不揮発性メモリの１つとして、強誘電体メモリ（Ferroelectric Random Access Memory）が知られている。
強誘電体メモリは、一対の電極間に強誘電体膜を挟んで構成される強誘電体キャパシタを有し、その強誘電体材料が持つ分極電荷量と電圧の関係におけるヒステリシス特性を利用して情報を書き込み及び読み出しする装置である。
強誘電体キャパシタは、電極間の印加電圧に応じて分極を生じ、印加電圧を取り去っても自発分極を有する。印加電圧の極性を反転すれば、自発分極の極性も反転する。そして、情報は、その自発分極の向きを検出することによって読み出される。従って、強誘電体メモリは、フラッシュメモリに比べ低電圧で動作し、省電力で高速の書き込みができる。
強誘電体メモリは、さらなる高集積化、微細化が求められ、メモリセルの面積効率を上げる手段として、例えば、強誘電体キャパシタの下部電極の下面にコンタクトプラグを接続する構造を有するスタック型のメモリセルの採用や、強誘電体キャパシタの側面のテーパー角度を急峻にする方法がある。
強誘電体キャパシタを構成する電極の材料として、プラチナ、イリジウム等の貴金属材料が用いられることが多い。貴金属材料は、反応性に乏しく安定性が高い一方、エッチングにより発生する副生成物の蒸気圧が低くて排気されにくく、しかも副生成物の導電性が高いといった特徴がある。
そのような材料からなる導電膜をパターニングしてキャパシタ電極を形成すると、パターニングの際のエッチングにより生じた副生成物が強誘電体キャパシタの側壁に付着し且つ残留し易い傾向があり、この結果、その側壁を流れるリーク電流が観測される。
従って、強誘電体メモリの性能を維持するためには、強誘電体キャパシタ側壁での付着物によるリーク電流の発生を低減しなければならない。
これに対して、プレーナ型の強誘電体キャパシタを有するメモリセルでは、セル効率の要求がそれほど高くなかったために、強誘電体キャパシタの側面の傾斜角度を６５度〜７５度程度に緩くする条件で構成膜をパターニングする方法が採用される。これにより、パターニングの際に、エッチング用のイオンがキャパシタ側壁に照射され易くなって、その側壁での副生成物の付着が抑制される。
しかし、スタック型の強誘電体キャパシタが採用される世代の強誘電体メモリでは、キャパシタの側壁のテーパー角を大きくすると、底面が広くなって隣り合うキャパシタの間隔を狭めることが難しくなるので、セル配置効率への影響が大きくなる。
キャパシタ同士の間隔を考慮すると、スタック型の強誘電体キャパシタが採用される世代の強誘電体メモリでは、強誘電体キャパシタの側壁のテーパー角を７５度より大きくしてセル配置効率を高める必要がある。
また、プレーナ型の強誘電体キャパシタでは、上部電極、キャパシタ誘電体膜及び下部電極は、異なるマスクを使用して複数のパターニング工程により形成されているが、それらの工程によれば複数のパターンの位置合わせにズレが生じるので、セル配置効率の悪化を抑制することが難しい。
そこで、強誘電体キャパシタにスタック型を採用するメモリ世代では、１つのハードマスクを使用して、一括エッチングプロセスにより複数の導電膜と誘電体膜をパターニングして強誘電体キャパシタを形成する方法が採用される。
そのようなプロセスにより形成されたスタック型の強誘電体キャパシタでは、その側壁のテーパー角度が７５度以上と高いので、その側壁に照射されるイオンの量が少なくなり、側壁上で副生成物がエッチングされにくくなって付着してしまう。
これに対して、特開２００３−２５８２０３号公報（特許文献１）には、強誘電体キャパシタの側壁上の副生成物を除去するために、パターニング時の一括エッチングの条件として、基板温度を３００℃〜５００℃の高温に保持して、被エッチング膜とエッチャントの反応を高め、且つ副生成物のエッチング効率を高めて側壁での再付着を抑制する方法が記載されている。
また、特開２００６−１００６７２号公報（特許文献２）には、強誘電体キャパシタの側壁上の副生成物を除去するために、パターニング時の一括エッチングの条件として、エッチングガスにＣＦ４を添加することにより、副生成物とエッチャントとの反応を高めることにより、キャパシタ側壁上で副生成物の除去を促す方法が記載されている。
特開２００３−２５８２０３号公報 特開２００６−１００６７２号公報
ところで、強誘電体メモリのさらなる高集積化、微細化の要求に伴い、スタック型の強誘電体キャパシタの側壁の傾きはさらに高くなる傾向にあり、その側壁での副生成物の付着をさらに防止する必要がある。
本発明の目的は、キャパシタ特性の良好な強誘電体キャパシタを有する半導体装置の製造方法を提供することにある。
本発明の１つの観点によれば、半導体基板上に絶縁膜を介して下部電極膜、強誘電体膜及び上部電極膜を順に形成する工程と、前記上部電極膜上にキャパシタ形成用マスクを形成する工程と、前記キャパシタ形成用マスクから露出する領域の前記上部電極膜、前記強誘電体膜及び前記下部電極膜を順に、第１のチャンバー内でエッチングしてキャパシタを形成する工程と、前記キャパシタ形成用マスクが載置された前記キャパシタの側壁を、前記第１のチャンバーの内壁より貴金属含有付着物の付着量が少ない第２のチャンバー内でオーバーエッチングする工程と、を含み、前記キャパシタの底面に対する前記側壁の角度は、前記オーバーエッチング前に比べてオーバーエッチング後に大きくなることを特徴とする半導体装置の製造方法が提供される。
本発明によれば、キャパシタ側壁において副生成物の付着を抑制しつつオーバーエッチングによる副生成物の削ぎ落とし効果を高めることができる。
以下に本発明の実施の形態を図面に基づいて詳細に説明する。
（第１の実施の形態）
図１Ａ乃至図１Ｕは、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図である。
まず、図１Ａに示す断面構造を形成するまでの工程を説明する。
図１Ａにおいて、ｐ型又はｎ型のシリコン（半導体）基板１のメモリセル領域Ａと周辺回路領域Ｂにおける所定の活性領域にｐ型不純物とｎ型不純物のいずれかを選択して導入することにより、メモリセル領域Ａの活性領域に第１のウェル２ａを形成し、周辺回路領域Ｂの活性領域には第２のウェル２ｂを形成する。
また、シリコン基板１のうち活性領域の周囲には素子分離絶縁膜３としてシャロートレンチアイソレーション（ＳＴＩ）が形成されている。ＳＴＩは、シリコン基板１に形成された溝に例えばシリコン酸化膜を埋め込んだ構造を有している。なお、素子分離絶縁膜３として、ＬＯＣＯＳ(local oxidation of silicon)法によりシリコン基板１の表面に形成したシリコン酸化膜を採用してもよい。
シリコン基板１の表面上には、ゲート絶縁膜４として例えばシリコン酸化膜が熱酸化法により形成されている。さらに、第１のウェル２ａの上には、間隔をおいて第１、第２のゲート電極５ａ，５ｂが形成されている。ゲート電極５ａ，５ｂは例えば次のような工程により形成される。
即ち、素子分離絶縁膜３及びゲート絶縁膜４の上に、導電膜として、例えば多結晶又は非晶質のドープトシリコン膜を形成する。そして、導電膜をフォトリソグラフィー法により所定の形状にパターニングすることにより、第１のウェル２ａの上で間隔をおいて導電膜からなるゲート電極５ａ、５ｂを形成する。
メモリセル領域Ａでは、第１のウェル２ａの上方に形成された複数のゲート電極５ａ、５ｂがほぼ平行に間隔をおいて形成され、これらのゲート電極５ａ、５ｂは素子分離絶縁膜３の上に延在してワード線となる。
第１のウェル２ａの上にゲート絶縁膜４を介して形成された２つのゲート電極５ａ、５ｂの両側では、第１のウェル２ａと逆導電型の不純物をシリコン基板１にイオン注入することによりエクステンション領域７ａ、７ｂ、７ｃを形成する。
その後に、図１Ｂに示すように、シリコン酸化膜の形成とその後のエッチバックにより、ゲート電極５ａ，５ｂの側面に絶縁性のサイドウォール１０を形成する。
続いて、ゲート電極５ａ，５ｂ及びサイドウォール１０をマスクにして、エクステンション領域７ａ，７ｂ，７ｃと同じ導電型の不純物を第１のウェル２ａにイオン注入することにより、エクステンション領域７ａ，７ｂ，７ｃのそれぞれの一部に重なる第１、第２及び第３の高濃度不純物拡散領域８ａ，８ｂ，８ｃを形成する。第１、第２及び第３の高濃度不純物拡散領域８ａ，８ｂ，８ｃは、それぞれエクステンション領域７ａ、７ｂ、７ｃとともに第１、第２及び第３のソース／ドレイン領域９ａ，９ｂ，９ｃを構成する。
続いて、全面に、例えばスパッタリング法により、例えばＣｏ膜を堆積する。その後、温度４００℃乃至９００℃の熱処理を行うことによって、ゲート電極５ａ，５ｂの多結晶シリコン膜とＣｏ膜がシリサイド反応し、ゲート電極５ａ，５ｂの上面にシリサイド層６が形成される。また、図示はしないが、高濃度拡散領域８ａ，８ｂ，８ｃの上面においてもシリサイド層が形成される。その後、フッ酸等を用いて、未反応のＣｏ膜を除去する。
これにより、第１のウェル２ａ、ゲート絶縁膜４、第１のゲート電極５ａ、第１、第２のソース／ドレイン領域９ａ、９ｂ等により第１のＭＯＳトランジスタＴ１が構成され、また、第１のウェル２ａ、ゲート絶縁膜４、第２のゲート電極５ｂ、第２、第３のソース／ドレイン領域９ｂ、９ｃ等により第２のＭＯＳトランジスタＴ２が構成される。
続いて、図１Ｃに示すように、ＭＯＳトランジスタＴ１，Ｔ２をカバー絶縁膜１１、第１の層間絶縁膜１２で覆い、さらに、第１、第２及び第３の高濃度不純物拡散領域８ａ，８ｂ，８ｃのそれぞれの上に第１、第２及び第３のプラグ電極１５ａ，１５ｂ，１５ｃを形成する。第１、第２及び第３のプラグ電極１５ａ，１５ｂ，１５ｃは、次のような工程により形成される。
まず、第１、第２のＭＯＳトランジスタＴ１ 、Ｔ２を覆う例えば酸窒化シリコン（ＳｉＯＮ）のカバー絶縁膜１１をプラズマ化学気相成長（Ｐ−ＣＶＤ）法によりシリコン基板１の上に形成する。
次に、ＴＥＯＳ（テトラエトキシシラン）ガスを用いるＰ−ＣＶＤ法により、カバー膜１１上にシリコン酸化膜（ＳｉＯ２膜）を成長し、このシリコン酸化膜を第１の層間絶縁膜１２とする。なお、第１の層間絶縁膜１２の途中に窒化シリコンの中間絶縁層を形成してもよい。
続いて、第１の層間絶縁膜１２の緻密化処理として、常圧の窒素雰囲気中で第１の層間絶縁膜１２を所定温度、所定時間で熱処理する。その後に、第１の層間絶縁膜１２の上面を化学機械研磨（ＣＭＰ）法により研磨して平坦化する。
その後に、カバー絶縁膜１１及び第１の層間絶縁膜１２をフォトリソグラフィー法によりパターニングすることにより、第１、第２及び第３のソース／ドレイン領域９ａ，９ｂ，９ｃのそれぞれの上に、第１、第２及び第３のコンタクトホール１２ａ，１２ｂ，１２ｃを形成する。さらに、第１、第２及び第３のコンタクトホール１２ａ，１２ｂ，１２ｃの内壁及び底面に、グルー（密着）膜１３として厚さ３０ｎｍのＴｉ膜、厚さ５０ｎｍのＴｉＮ膜をスパッタリング法により順に形成する。
さらに、第１、第２及び第３のコンタクトホール１２ａ，１２ｂ，１２ｃを埋め込む厚さのタングステン（Ｗ）膜１４をＣＶＤ法によりグルー膜１３上に形成する。Ｗ膜１４を形成する反応ガスとして例えば六フッ化タングステン（ＷＦ６）ガスを使用する。その後に、Ｗ膜１４とグルー膜１３をＣＭＰ法により研磨して第１の層間絶縁膜１２の上面を露出させる。
これにより、第１、第２及び第３のコンタクトホール１２ａ、１２ｂ、１２ｃ内に残されたＷ膜１４及びグルー膜１３は、それぞれ第１、第２及び第３のプラグ電極１５ａ，１５ｂ，１５ｃとなる。
第１、第２及び第３のプラグ電極１５ａ，１５ｂ，１５ｃにタングステンが用いられる理由は、タングステンがドープトシリコンに比べて低抵抗で且つ耐熱性を有するからである。しかし、タングステンは酸化されると非常に高抵抗の酸化物となるので、一部が酸化しただけでも抵抗が高くなりコンタクトの確保が難しくなる。
そこで、第１、第２及び第３のプラグ電極１５ａ，１５ｂ，１５ｃの酸化を防止するために、次のような工程により第１、第２及び第３のプラグ電極１５ａ，１５ｂ，１５ｃを酸化防止膜によって覆う。
まず、図１Ｄに示すように、第１の層間絶縁膜１２と第１、第２及び第３のプラグ電極１５ａ，１５ｂ，１５ｃの上に、チタン（Ｔｉ）膜１６ａをスパッタリング法により２０ｎｍの厚さに形成する。Ｔｉ膜１６ａは、自己配向性の強い性質を有する金属膜の１つであり、ｃ軸に配向する良好な結晶性を有する。
次に、図１Ｅに示すように、Ｔｉ膜１６ａを窒素（Ｎ２）雰囲気中で高速熱アニール（ＲＴＡ）処理を行って窒化することにより窒化チタン（ＴｉＮ）膜１６を形成する。ＴｉＮ膜１６は、Ｔｉ膜１６ａの結晶性を受け継ぐために、強く＜１１１＞に配向した良好な結晶性を有する。
ＴｉＮ膜１６は、第１の層間絶縁膜１２及びプラグ電極１５ａ，１５ｂ，１５ｃを覆うとともに、次の工程で形成され膜の結晶性を向上させる配向性向上膜として機能する。なお、Ｔｉ膜１６ａを窒化させるのはＴｉが酸化し易いからであり、窒化により耐酸化性が向上する。なお、ＴｉＮ膜１６は、導電性の酸素バリア膜として機能する。
次に、図１Ｆに示すように、ＴｉＮ膜１６の上に導電性酸素バリア膜１７、下部電極膜１８を順に形成する。導電性酸素バリア膜１７は、後述する酸素含有雰囲気での熱処理においてプラグ電極１５ａ，１５ｂ，１５ｃの酸化を防止する役割と、後述するキャパシタ一括エッチング時のストッパ膜としての役割がある。
下部電極膜１８の構成材料として、酸化を防止可能な材料、例えばプラチナ（Ｐｔ）、イリジウム（Ｉｒ）等の貴金属、又は、酸化されても導電性を維持することができる導電性酸化物、例えばＩｒＯ２、ＳｒＲｕＯ３等の貴金属酸化物やＬａ０．５Ｓｒ０．５ＣｏＯ３等を使用する。
そのような下部電極膜１８は、６００℃前後の温度の加熱により、酸素拡散抑制能力が低下する。このため、そのような高温の酸素雰囲気中で導電膜１８をアニールすると、タングステンから構成された第１、第２及び第３のプラグ電極１５ａ，１５ｂ，１５ｃが下部電極膜１８を通して酸化されるおそれがある。
このような酸化を防止するために、下部電極膜１８とＴｉＮ膜１６の間に導電性酸素バリア膜１７を形成する。具体的には、導電性酸素バリア膜１７として、窒化チタンアルミニウム（ＴｉＡｌＮ）膜をスパッタリング法により例えば約１００ｎｍの厚さに形成し、また、下部電極膜１８として例えばＩｒ膜をスパッタリング法により約１００ｎｍの厚さに成膜する。
ＴｉＡｌＮ膜の酸化速度は、ＴｉＮ膜１６の酸化速度よりも２桁以上遅いために、その下方の第１、第２及び第３のプラグ電極１５ａ，１５ｂ，１５ｃの酸化を防止できる。
なお、導電性の酸素バリア膜（１６）１７は、上記した構成に限られるものではなく、チタン、アルミニウムの少なくとも一方の金属か、チタン、アルミニウムの少なくとも一方の窒化物、或いはアルミニウムの少なくとも一方の合金、その他の導電材から構成してもよい。
続いて、図１Ｇに示すように、下部電極膜１８上に強誘電体膜１９として例えばＰＺＴ（チタン酸ジルコン酸鉛）膜を２ステップで形成する。一層目のＰＺＴ膜１９ａはＭＯＣＶＤ法により５ｎｍの厚さに形成され、さらにその上に、二層目のＰＺＴ膜１９ｂがＭＯＣＶＤ法により１１５ｎｍの厚さに形成され、これにより強誘電体膜１９の総厚は１２０ｎｍとなる。
一層目と二層目のＰＺＴ膜１９ａ，１９ｂの成膜時の基板温度は例えば６２０℃であり、成長雰囲気の圧力は例えば５Ｔｏｒｒである。一層目と二層目のＰＺＴ膜１９ａ，１９ｂの構成元素は同じである。ただし、一層目のＰＺＴ膜１９ａの成長時に導入される酸素の分圧を二層目のＰＺＴ膜１９ｂの成長時の酸素分圧よりも下げて成膜している。
これは、低酸素分圧で成膜した方がＰＺＴ膜自身の結晶性が良好で、＜１１１＞方向に優先配向するからである。しかし、二層目のＰＺＴ膜１９ｂも同じように低い酸素分圧で成長すると、強誘電体膜１９中の酸素欠損が多くなり、その中を通るリーク電流が増大する原因となる。そこで、本実施形態では、一層目と二層目のＰＺＴ膜１９ａ，１９ｂのそれぞれの成長条件を異ならせる２ステップ成長法を採用している。
強誘電体膜１９の形成方法としては、スパッタリング法の他、ゾルゲル法、ＭＯＣＶＤ法等がある。なお、強誘電体膜１９として、ＰＺＴ膜の他に、ＰＬＺＴ（チタン酸ジルコン酸ランタン鉛）等のＰＺＴ系強誘電体材料や、ＳＢＴ、ＳＢＴＮ、Ｂｉ層状構造化合物等のＢｉ系強誘電体材料、その他の強誘電体材料を形成してもよい。
強誘電体膜１９としてＰＺＴ膜を形成する場合には、その下地となる下部電極の材料としてＩｒ等を用いている。これは、ＰＺＴ膜の結晶の自発分極を大きくするためには、その下地となる下部電極の結晶が（１１１）面に強く配向している必要があるからであり、Ｉｒ、Ｐｔ等の貴金属は（１１１）面に強く配向し、ＰＺＴ膜の下地として適している。
次に、図１Ｈに示すように、強誘電体膜１９の上に、ＩｒＯｘ1から構成される第１の酸化イリジウム膜２０をスパッタリング法により５０ｎｍの厚さに形成する。ただし、ＩｒＯｘ1におけるｘ1は組成比であり、ｘ1＜２の関係にある。
ここで、ＩｒＯｘ1の代わりにＰｔ膜、ＳｒＲｕＯ３（ＳＲＯ）膜を用いることも可能である。しかし、Ｐｔは水素分子に対して触媒作用があるために水素ラジカルを発生させ易く、水素ラジカルの還元により強誘電体膜１９の膜質が劣化され易いのでＰｔの採用はあまり好ましくはない。
これに対して、ＩｒＯｘ1膜、ＳＲＯ膜は触媒作用を持たないために水素ラジカルを発生しにくく、強誘電体膜１９に対する水素劣化耐性が格段に向上する。従って、酸化イリジウムの代わりにＳＲＯを用いてもよい。
続いて、Ｏ２濃度を約１容量％としたＡｒとＯ２の混合ガス雰囲気中にシリコン基板１を置いて、昇温速度１２５℃／ｓｅｃの条件で雰囲気温度を上昇させて、加熱温度を７２５℃として強誘電体膜１９を６０秒間でＲＴＡ処理する。
このように、結晶が＜１１１＞方向に優先配向した強誘電体膜１９を微量の酸素雰囲気中において熱処理することにより、強誘電体膜１９を構成する例えば酸化物の結晶格子中の酸素欠陥が補充されるだけでなく、強誘電体膜１９が緻密化される。
ところで、第１の酸化イリジウム膜２０の形成前に強誘電体膜１９の緻密化処理を行えば、強誘電体膜１９を構成する例えばＰＺＴ膜中に多く存在する気泡が一ヶ所に集まってしまい、強誘電体膜１９内の結晶粒界にピンホールが開いた状態になってしまうので好ましくない。
これに対して、第１の酸化イリジウム膜２０を形成した後に強誘電体膜１９の緻密化の熱処理を行うと、強誘電体膜１９の表面荒れが防止される。このことは、熱処理後に、例えばＰＺＴ＼ＩｒＯｘ界面が非常にフラットになり、その界面での欠陥が少ないことからも容易に推察される。しかも、強誘電体膜１９を構成するＰＺＴ膜からの蒸気圧の高いＰｂ及びＰｂＯの脱離は、第１の酸化イリジウム膜２０によりブロックされる。
続いて、第１の酸化イリジウム膜２０の上に、ＩｒＯｘ2（組成比：ｘ2）から構成される第２の酸化イリジウム膜２１をＣＶＤ法により１００ｎｍの厚さに形成する。ただし、ＩｒＯｘ2におけるｘ2は組成比であり、ｘ2＞ｘ1の関係にある。
第２の酸化イリジウム膜２１は、第１のイリジウム膜２０の形成時よりも酸素分圧を上げて成膜される。これは、第２の酸化イリジウム膜２１の組成をストイキオメトリ（化学量論的組成）であるＩｒＯ２にするかこれに近づけることにより、触媒作用を持つＩｒの成分を少なくして水素劣化耐性を向上させるためである。
次に、図１Ｉに示すように、第２の酸化イリジウム膜２１の上に、貴金属膜２２としてＩｒ又はＰｔをスパッタリング法により１００ｎｍの厚さに形成する。貴金属膜２２は、第１及び第２の酸化イリジウム膜２０，２１とともに上部電極膜２４を構成する。
なお、上部電極膜２４は、上記した構造に限られるものではなく、貴金属、貴金属酸化物、貴金属含有物のいずれかの導電膜か、或いはそのような導電膜を含む膜のいずれかから構成してもよい。
続いて、図１Ｊに示すように、貴金属膜２２の上にＴｉＮ膜２５ａをスパッタリング法により例えば５０ｎｍ〜３００ｎｍの厚さに形成し、続いて、ＴＥＯＳガスを使用してプラズマＣＶＤ法によって厚さが例えば３００ｎｍ〜１０００ｎｍのシリコン酸化膜２５ｂをＴｉＮ膜２５ａ上に形成する。
さらに、シリコン酸化膜２５ｂの上にフォトレジストを塗布した後に、これを露光、現像することにより、第１のプラグ電極１５ａの上方及びその周辺の領域と、第３のプラグ電極１５ｃの上方及びその周辺の領域にそれぞれキャパシタ平面形状のレジストパターン２６を形成する。
その後に、図１Ｋに示すように、レジストパターン２６をマスクに使用してＴｉＮ膜２５ａ及びシリコン酸化膜２５ｂをエッチングすることにより、レジストパターン２６の下にハードマスク２５を形成する。
シリコン酸化膜２５ｂをエッチングする装置として、例えば高周波側電極と低周波側電極を対向させる平行平板型の２周波エッチング装置を用いる。そのエッチング条件として、例えば、真空度を３５ｍＴｏｒｒ（約４．７Ｐａ）に設定し、高周波電極に周波数２７．１２ＮＨｚで２５００Ｗのパワーを印加し、低周波電極に周波数８００ｋＨｚで１２５０Ｗのパワーを印加し、さらに、フロンガスの一種であるＣ４Ｆ８(オクタフルオロシクロブテン)ガスを１５ｍｌ／分の流量で、Ａｒ（アルゴン）ガスを３７０ｍｌ／分の流量で、ＣＦ４（四フッ化メタン）ガスを４５ｍｌ／分の流量でそれぞれチャンバーに導入し、低周波電極側のウェーハステージ温度を２０℃に設定する。
続いて、レジストパターン２６をアッシング等により除去し、必要に応じてウェット処理を行った後に、パターニングされたシリコン酸化膜２５ｂをマスクに使用してＴｉＮ膜２５ａをエッチングする。
ＴｉＮ膜２５ａをエッチングする装置として、例えば誘導結合型プラズマエッチング装置を用いる。そのエッチング条件として、ＢＣｌ３（三塩化ホウ素）ガスを４０ｍｌ／分の流量で、Ｃｌ２（塩素）ガスを６０ｍｌ／分の流量でそれぞれチャンバーに導入し、さらに、プラズマ発生用ソースパワーを周波数１３．５６ＭＨｚで８００Ｗに設定し、ウェーハ側のバイアスパワーを周波数４００ｋＨｚで２００Ｗに設定し、チャンバー内の真空度を０．７Ｐａに設定し、ウェーハステージ温度を２５℃に設定する。
なお、ハードマスク２５は、上記の構造に限られるものではなく、チタン、アルミニウムの少なくとも一方の金属又は合金からなる膜を含んでもよく、さらに上記のようにシリコン酸化物を含む材料から構成してもよい。
次に、ハードマスク２５に覆われない領域の多層膜をエッチングして強誘電体キャパシタを形成する。そのエッチングとして、例えば図３Ａ、図３Ｂに示すような高温エッチング装置５１を用いて図２に示すフローチャートに従って少なくとも２ステップでなされる。
高温エッチング装置５１は、少なくとも天板５２が絶縁材よりなるチャンバー５３と、チャンバー５３に接続されるガス導入管５４と、チャンバー５３内でウェーハ５０を搭載するウェーハステージ５５と、ウェーハステージ５５内に配置された平板電極５６と、平板電極５６に接続されてバイアス電圧を印加するためのバイアス高周波電源５７と、チャンバー５３内でウェーハステージ５５の周囲に配置される排気流路５８と、チャンバー５３の天井５２の上方に配置されるコイル状の誘導結合アンテナ５９と、誘導結合アンテナ５９に接続される高周波電源６０を有している。ウェーハステージ５５は、温度調整が可能であり、例えば３００℃〜５００℃の範囲に調整される。
チャンバー５３内において、外方に誘導結合アンテナ５９が配置された領域はプラズマ生成領域となり、プラズマ生成領域とウェーハステージ５５の間は処置領域となる。
ガス導入管５４には、ガス供給装置（不図示）が接続され、また、排気流路５８には、チャンバー５３内を減圧するための排気装置（不図示）が接続される。
ウェーハ５０は、例えば図１Ｋ〜図１Ｍに示すと同様な層構造を有するシリコン基板１であり、以下の実施形態でも同様である。
高温エッチング装置５１を使用するパターニング方法として、まず、図１Ｋに示した構造のウェーハ５０をチャンバー５３内に搬送した後に（図２のＩ）、第１ステップとして、図１Ｌに示すように貴金属膜２２から下部電極膜１８までの膜をエッチングしてキャパシタ形状４０を形成する（図２のII）。第１ステップのエッチングは、キャパシタ形状４０の底面に対するその側壁の傾斜角θ1が例えば６０度〜７０度と比較的緩くなる条件とする。
第１ステップにおける上部電極膜２４、強誘電体膜１９及び下部電極膜１８のそれぞれのエッチングは例えば次のような条件に設定される。
上部電極膜２４のエッチング条件として、例えば、チャンバー５３内の真空度を０．５Ｐａに設定し、１３．５６ＭＨｚの高周波電源６０から誘導結合アンテナ５９に印加するパワーを１４００Ｗに設定し、４００ｋＨｚのバイアス高周波電源５７から平板電極５６に印加するパワーを１３００Ｗに設定する。また、酸素（Ｏ2）とＣ４Ｆ８とＨＢｒ（臭化水素）をそれぞれ４８ｍｌ／分、４ｍｌ／分、１２ｍｌ／分の流量でガス導入管５４を通してチャンバー５３内に導入する。
この場合、光学的な終点検出器を使用して、強誘電体膜１９が露出するジャストポイントに達するまで上部電極膜２４をエッチングしてから、さらに同じ時間、即ち１００％のオーバーエッチングをする。
強誘電体膜１９のエッチング条件として、例えば、チャンバー５３内の真空度を０．５Ｐａに設定し、１３．５６ＭＨｚの高周波電源６０から誘導結合アンテナ５９に印加するパワーを１４００Ｗに設定し、４００ｋＨｚのバイアス高周波電源５７から平板電極５６に印加するパワーを１３００Ｗに設定する。また、Ｃｌ2とＡｒをそれぞれ４０ｍｌ／分、１０ｍｌ／分の流量でガス導入管５４を通してチャンバー５３内に導入する。
この場合、光学的な終点検出器を使用して下部電極膜１８が露出するジャストポイントに達するまで強誘電体膜１９をエッチングしてから、さらに時間的に１０％余分にオーバーエッチングをする。
下部電極膜１８のエッチング条件として、例えば、チャンバー５３内の真空度を０．５Ｐａに設定し、１３．５６ＭＨｚの高周波電源６０から誘導結合アンテナ５９に印加するパワーを１４００Ｗに設定し、４００ｋＨｚのバイアス高周波電源５７から平板電極５６に印加するパワーを１３００Ｗに設定する。また、Ｏ2とＣ４Ｆ８とＨＢｒをそれぞれ４８ｍｌ／分、４ｍｌ／分、１２ｍｌ／分の流量でガス導入管５４を通してチャンバー５３内に導入する。
この場合にも、光学的な終点検出器を使用して導電性酸素バリア膜１７が露出するジャストポイントに達するまで下部電極膜１８をジャストエッチングした時点で、原則的にエッチングを停止する。
なお、下部電極膜１８のジャストエッチング状態からさらにオーバーエッチングを進めてもよい。そのオーバーエッチングの量は、キャパシタ材料膜の膜厚分布、エッチングレートの分布を考慮して決められ、その量は例えば下部電極膜１８のエッチング時間の数十％以下のように最低限の水準とする。
そのような第１ステップのエッチングでは、貴金属を含む導電性の副生成物４１が発生して図１Ｌに示すようにキャパシタ形状４０の側壁に付着する。さらに、副生成物４１がチャンバー５３内壁とウェーハステージ５５周縁に付着する一方で、チャンバー５３内壁とウェーハステージ５５上に付着した副生成物４１がエッチングされてウェーハ５０上に再付着する。これにより、キャパシタ形状４０の側壁に付着する副生成物４１は厚くなる。
この後に、ウェーハ５０をチャンバー５３の外部に一旦取り出す（図２のIII）。エッチング対象となるウェーハ５０が例えばウェーハカセット（不図示）内に複数収納される場合には、複数のウェーハ５０はそれぞれ同じチャンバー５３内で連続して次々と第１ステップのエッチングが行われる。
第１ステップのエッチングの後には、図３Ａに示すように、高温エッチング装置５１のチャンバー５３内面にはエッチングにより発生した導電性の副生成物４１が多量に付着している。そこで、エッチングの第２ステップの前にチャンバー５３内をクリーニングする（図２のIV）。
チャンバー５３内のクリーニング方法として、チャンバー５３内にウェーハ５０を収納しない状態で、例えば、ガス導入管５４からチャンバー５３内にＳＦ6（六フッ化硫黄）ガス、その他のフッ化物ガスを６００ｍｌ／分の流量で導入するとともに、チャンバー５３内の真空度を５Ｐａ、１３．５６ＭＨｚの高周波電源６０から誘導結合アンテナ５９に印加するパワーを２５００Ｗに設定し、バイアス高周波電源５７から平板電極５６に印加するパワーを０Ｗに設定し、この条件で約３０分間のクリーニング処理を行う。
これにより、チャンバー５３内の導電性の副生成物４１は蒸気圧の高いフッ化物となってチャンバー５３内壁及びウェーハステージ５５周縁などから剥離し、さらに排気流路５８を通してチャンバー５３外部に排出される。これにより、チャンバー５３、ウェーハステージ５５等が清浄になる。
チャンバー５３のクリーニングの際に、ウェーハ５０は、キャパシタ形状４０の構成元素やその側壁の副生成物４１が反応しない雰囲気、例えば水、水素の含有量が極めて少ない雰囲気に一時的に保管される。ウェーハ５０の保管場所としてロードロックチャンバーを用いてもよい。
次に、図３Ｂに示すようにクリーニングされたチャンバー５３内のウェーハステージ５５上にウェーハ５０を戻し（図２のＶ）、その後にエッチングの第２ステップとしてキャパシタ形状４０をオーバーエッチングする（図２のVI、VII）。なお、オーバーエッチング量の最適値については、図６を参照して後述する。
第２のステップでは、図１Ｍに示すように、キャパシタ形状４０の底面に対するその側壁の傾斜角θ2がオーバーエッチング前の角度θ1より大きく、例えば７０度以上、９０度以下の範囲まで大きくなるエッチング条件に設定される。
第２ステップのエッチング条件は、例えば、チャンバー５３内の真空度を０．５Ｐａに設定し、１３．５６ＭＨｚの高周波電源６０から誘導結合アンテナ５９に印加するパワーを１４００Ｗに設定し、４００ｋＨｚのバイアス高周波電源５７から平板電極５６に印加するパワーを１３００Ｗに設定する。また、Ｏ2ガスとＣ４Ｆ８ガスとＨＢｒガスをそれぞれ４８ｍｌ／分、４ｍｌ／分、１２ｍｌ／分の流量でガス導入管５４を通してチャンバー５３内に導入する。そして、エッチング時間を例えば約１２０秒とする。
このように、Ｏ2が適度に添加されたガスを使用する第２ステップのエッチングによれば、窒化チタン膜及び窒化チタンアルミニウム膜等のエッチング速度を極めて低くするか或いはエッチングを停止することができる。例えば、Ｉｒ膜のエッチングレートが約３２０ｎｍ／分であるのに対して、窒化チタンアルミニウムのエッチングレートは約５０ｎｍ／分と小さい。
従って、ＴｉＮから構成されるハードマスク２５と、その下方のＴｉＡｌＮの酸素バリア膜１７とＴｉＮ膜１６のオーバーエッチングの時間が長くなっても膜厚の減量は小さく、それらの間に挟まれる強誘電体膜１９等のサイドエッチングレートも比較的小さくなる。これにより、キャパシタ形状４０の側壁のエッチング制御は容易になる。
そのようなオーバーエッチングの前と後で生じる大きな変化は、キャパシタ形状４０の側壁の裾部が低エッチングレートで削ぎ落とされて急峻な角度θ2、例えば７０度〜９０度、好ましくは７５度〜９０度に大きくなる。この場合、ハードマスク２５のエッチングレートは小さいが、キャパシタ形状４０の側壁に付着した副生成物４１のイオン照射による削ぎ落とし効果は良好に現れる。
しかも、エッチングの第２ステップにおいて、チャンバー５３の内部全体もイオン照射を受けるが、既にチャンバー５３内壁やウェーハステージ５５の周縁部などは既に清浄化されているので、キャパシタ形状４０への副生成物の再付着は殆ど生じないし、再付着が生じてもオーバーエッチングにより容易に削ぎ落とされる程度の量である。
また、キャパシタ形状４０の側面に副生成物が再付着するとしても、上記したようにその量は極めて微量であるので、その副生成物によるリーク電流への影響は少ない。しかし、同じチャンバー５３内での第２ステップのエッチングの処理枚数が加算されるにつれて副生成物の再付着がリーク電流に影響を及ぼすような場合には、チャンバー５３内を再びクリーニング処理してもよい。
なお、上部電極膜２４、下部電極膜１８のエッチングの際とキャパシタ形状４０の側壁のオーバーエッチングの際には、Ｃ４Ｆ８を使用したが、その他のフッ化物ガス、例えばフロンガスを使用してもよい。
以上のようなエッチングの第２ステップを終えた後に、ウェーハ５０をチャンバー５３から外部に取り出す（図２のVIII）。
次に、パターニングされた下部電極膜１８から露出した領域の導電性酸素バリア膜１７及びＴｉＮ膜１６とともにハードマスク２５を同時にエッチングして除去する。そのエッチングは、例えば高温エッチング装置内において行われ、キャパシタＱの側壁での生成物の付着を抑制する条件で行われる。
エッチング条件として、例えば、真空度を０．５Ｐａ、ＩＣＰコイルパワーを１４００Ｗ、バイアスパワーを３００Ｗ、ウェーハステージ温度を４００℃に設定するとともに、Ｃｌ２を４０ml／分、Ａｌを１０ml／分の流量で導入する。
なお、キャパシタＱの側壁での生成物付着を制御できれば、常温エッチング装置を用いてハードマスク２５等をエッチングしてもよい。また、ハードマスク２５をドライエッチングした後に、過酸化水素水とアンモニア水との混合液を用いて完全に除去してもよい。
これにより、キャパシタ形状４０は、図１Ｎに示すようなスタック型の強誘電体キャパシタＱとなる。
ここで、ＴｉＮ膜１６、酸素バリア膜１７及び下部電極膜１８は、強誘電体キャパシタＱの下部電極２７を構成し、強誘電体膜１９は強誘電体キャパシタＱのキャパシタ誘電体膜となり、また、第１及び第２の酸化イリジウム膜２０，２１及び貴金属膜２２は強誘電体キャパシタＱの上部電極２８を構成する。そして、第１の層間絶縁膜１２内の第１のプラグ電極１５ａと第３のプラグ電極１５ｃの上端にはそれぞれ強誘電体キャパシタＱの下部電極２７が接続される。
なお、ＴｉＮ膜１６、酸素バリア膜１７はプラグ電極１５ａ，１５ｃの酸化を防止するための膜であり、強誘電体キャパシタは、貴金属膜２２から下部電極膜１８までの多層構造によって実質的に構成される。
次に、図１Ｏに示すように、強誘電体キャパシタＱの表面と第１の層間絶縁膜１２の上に、ステップカバレッジが良好な条件でキャパシタ絶縁性保護膜２９としてアルミニウム酸化物（ＡＬＯ）膜を形成する。続いて、酸素雰囲気内でキャパシタ絶縁性保護膜２９をアニールする。なお、ＡＬＯ膜は二層で構成してもよい。
次に、図１Ｐに示すように、キャパシタ絶縁性保護膜２９上に第２の層間絶縁膜３０を順に形成する。
第２の層間絶縁膜３０として、例えばＴＥＯＳを用いたプラズマＣＶＤ法によりシリコン酸化膜を１５００ｎｍ〜２５００ｎｍ程度の厚さに成長した後に、第２の層間絶縁膜３０の上面をＣＭＰ法により研磨する。第２の層間絶縁膜３０におけるＣＭＰ処理後の残存膜厚は、上部電極２８の上で例えば３００ｎｍ程度にされる。ＣＭＰ処理の後には、第２の層間絶縁膜３０の脱水を目的として、例えば、Ｎ２Ｏプラズマ雰囲気内で第２の層間絶縁膜３０にアニール処理を施す。
その後に、図１Ｑに示すように、フォトリソグラフィー法によって第２の層間絶縁膜３０及びキャパシタ絶縁性保護膜２９をパターニングして、強誘電体キャパシタＱの上部電極２８の上面を露出させるビアホール３０ａ、３０ｃを形成する。
続いて、酸素雰囲気の炉内にシリコン基板１を置いて強誘電体キャパシタＱの最後の回復アニールを行う。回復アニールの条件として、例えば、炉内温度を５００℃程度に設定して、酸素雰囲気の炉内でのアニール時間を６０分間程度とする。
次に、図１Ｒに示すように、フォトリソグラフィー法によって第２の層間絶縁膜３０及びキャパシタ絶縁性保護膜２９をパターニングして、第１のウェル２ａの中央にある第２のプラグ電極１５ｂの上面を露出させる第４のコンタクトホール３０ｂを形成する。
さらに、図１Ｓに示すように、ビアホール３０ａ、３３ｃ及び第４のコンタクトホール３０ｂのそれぞれの内壁及び底面に、例えば、グルー膜３１としてスパッタリング法により厚さ１００ｎｍ程度のＴｉＮ膜を形成し、さらに、グルー膜３１上には、ビアホール３０ａ、３０ｃと第４のコンタクトホール３０ｂを埋め込む厚さのＷ膜３２をＣＶＤ法により形成する。
その後に、Ｗ膜３２とグルー膜３１をＣＭＰ法により研磨して第２の層間絶縁膜３０の上面を露出させる。これにより、ビアホール３０ａ、３０ｃ内に残されたＷ膜３２及びグルー膜３１はビアプラグ電極３３ａ、３３ｃとなり、また、第４のコンタクトホール３０ｂ内に残されたＷ膜３２及びグルー膜３１は第４のプラグ電極３３ｂとなる。
この段階で、第２のプラグ電極１５ｂと第４のプラグ電極３３ｂとによってｖｉａ−ｔｏ−ｖｉａコンタクトが実現でき、それより上層に形成されるメタル配線からシリコン基板１へのコンタクトが達成される。
次に、図１Ｔに示すように、ビアプラグ電極３３ａ、３３ｃに接続される金属配線３５ａ、３５ｃ、および第４のプラグ電極３３ｂに接続される金属パッド３５ｂを第２の層間絶縁膜３０上に形成する。金属配線３５ａ、３５ｃ及び金属パッド３５ｂは、次の方法により形成される。
まず、ビアプラグ電極３３ａ、３３ｃ、第４のプラグ電極３３ｂ及び第３の層間絶縁膜３０の上に、例えばスパッタリング法により、厚さ６０ｎｍ程度のＴｉ膜と、厚さ３０ｎｍ程度のＴｉＮ膜と、厚さ４００ｎｍ程度のＡｌＣｕ合金膜と、厚さ５ｎｍ程度のＴｉ膜と、厚さ７０ｎｍ程度のＴｉＮ膜を順に形成する。下側のＴｉＮ膜及びＴｉ膜は下側グルー膜３４ａとなり、ＡｌＣｕ合金膜は主導電膜３４ｂとなり、上側のＴｉＮ膜及びＴｉ膜は上側グルー膜３４ｃとなる。
続いて、フォトリソグラフィー技術を用いて、下側グルー膜３４ａ、主導電膜３４ｂ及び上側グルー膜３４ｃの積層膜を所定形状にパターニングすることにより、第２の層間絶縁膜３０上に金属配線３５ａ、３５ｃと金属パッド３５ｂを形成する。
次に、図１Ｕに示すように、第３の層間絶縁膜３７として、金属配線３５ａ、３５ｃ、金属パッド３５ｂ及び第２の層間絶縁膜３０の上に、例えばＴＥＯＳを用いたプラズマＣＶＤ法によりシリコン酸化膜を成膜する。さらに、第３の層間絶縁膜３７の上面をＣＭＰ法により平坦にする。
その後に、フォトリソグラフィー法により第３の層間絶縁膜３７をパターニングして金属パッド３５ｂの上に第５のコンタクトホール３７ａを形成する。その後に、第４のプラグ電極３３ｂの形成と同様な方法により、第５のコンタクトホール３７ａ内に第５のプラグ電極３８を形成する。
さらに、第５のプラグ電極３８の上端に接続されるビット線３９を第３の層間絶縁膜３６の上に形成する。ビット線３９は、次の方法により形成される。
まず、第５のプラグ電極３８及び第３の層間絶縁膜３７の上に、例えばスパッタリング法により、Ｔｉ膜、ＴｉＮ膜、ＡｌＣｕ合金膜、Ｔｉ膜、ＴｉＮ膜を順に形成する。下側のＴｉＮ膜及びＴｉ膜は下側グルー膜３９ａとなり、ＡｌＣｕ合金膜は主導電膜３９ｂとなり、上側のＴｉＮ膜及びＴｉ膜は上側グルー膜３９ｃとなる。その後、上側グルー膜３９ｃ、主導電膜３９ｂ及び下側グルー膜３９ａをパターニングしてビット線３９を形成する。
その後に、特に図示しないが、層間絶縁膜の形成、配線の形成等の諸工程を経て、本実施形態に係る強誘電体メモリが完成される。
上述した実施形態によれば、１つのチャンバー５３内でのエッチングにより強誘電体キャパシタＱを形成する工程において、第１ステップで、ハードマスク２５を使用して貴金属膜２２からＴｉＮ膜１６までの複数の膜をその場で連続的にエッチングしてキャパシタ形状４０を形成し、ついでチャンバー５３内を清浄化した後に、第２ステップで、ハードマスク２５に覆われているキャパシタ形状４０をオーバーエッチングしている。
これにより、第１ステップにおいてキャパシタ形状４０の側壁に付着した副生成物４１は、第２ステップのオーバーエッチングにより除去される。しかも、第２ステップのエッチングにおいて副生成物の発生が抑制されるので、強誘電体キャパシタＱの側壁において副生成物を介したリーク電流の流れが防止される。
次に、本発明の実施形態による強誘電体キャパシタのパターニング方法と、リファレンスのパターニング方法を比較して説明する。
リファレンスのパターニング方法は、図４Ａに示すように、ハードマスク２５から露出した領域の上部電極膜２４から下部電極膜１８までをエッチングしてキャパシタ形状４０Ａを形成した後に、その場所で連続してキャパシタ形状４０Ａをオーバーエッチングする方法である。この場合、シリコン基板１（ウェーハ５０）をチャンバー５３から取り出さず且つ下部電極膜１８のエッチング後にチャンバー５３内をクリーニング処理しないこと以外は、本実施形態と同じエッチング条件となっている。
そのようなリファレンスのパターニング方法により第１、第２の試料を形成し、また、本発明の実施形態のパターニング方法によって第３及び第４の試料を形成した。
第１、第３の試料は、周辺長が３００μｍに形成された１つの強誘電体キャパシタを有している。また、第２、第４の試料は、総周辺長が７４００μｍとされる複数の強誘電体キャパシタを電気的に並列に接続して構成されている。また、第１、第３の試料における強誘電体キャパシタの平面の面積と、第２、第４の試料における複数の強誘電体キャパシタの平面の総面積は、実質的に同じである。
これにより、第１、第２、第３及び第４の試料のそれぞれの設計上のキャパシタ総容量は実質的に同一になるが、第２、第４の試料は、第１、第３試料に比べて、強誘電体キャパシタ側壁上の副生成物の影響を敏感に受けることになる。
なお、第１、第２の試料をそれぞれ構成する強誘電体キャパシタは同じシリコン基板１の上に同時に形成され、また、第３、第４の試料は、同じシリコン基板１の上に同時に形成されている。ただし、本発明の実施形態とリファレンス方法では異なるシリコン基板が使用される。
第１、第２、第３及び第４の試料をそれぞれ複数個形成し、各試料について強誘電体キャパシタのリーク電流の大きさを測定したところ以下のような結果が得られた。
リファレンスのパターニング方法において、図４Ｂに示すように、オーバーエッチングされた強誘電体キャパシタの側壁の傾斜角θは、図４Ａに示すオーバーエッチング前の傾斜角度θ1よりも増し、さらに７５度〜８０度を超えた状態からキャパシタ形状４０Ａの側壁にイオンが照射され難くなり、側壁での副生成物４１の削ぎ落とし効果が弱くなる。
しかも、図３Ａに示したようにチャンバー５３内壁に付着した副生成物４１は、オーバーエッチング用に発生させるプラズマによって剥離し、さらに強誘電体キャパシタＱ1の側壁に再付着する。副生成物４１の多くは導電性である。
特に、ＩＣＰ型の高温エッチング装置５１においては、誘導結合アンテナ５９とプラズマとの容量結合成分により、誘導結合アンテナ５９直下にあるウェーハステージ５５の周縁部上の副生成物４１がスパッタエッチングされて強誘電体キャパシタＱ1の側壁に再付着し易くなる。
従って、チャンバー５３内壁に多くの副生成物４１が付着した状態のままでオーバーエッチングを続けると、図４Ｂに示すように、強誘電体キャパシタＱ1の側壁から副生成物４１が除去されにくくなる。副生成物４１の再付着量が多くなると、強誘電体キャパシタＱ1のリーク電流が大きくなる原因となる。
そのようなリファレンスのパターニング方法により形成された第１の試料内と第２の試料内のそれぞれの強誘電体キャパシタについて、キャパシタリーク電流とオーバーエッチング量の関係について本発明者が調査したところ図５に示す結果が得られた。
図５において、横軸はオーバーエッチング量を比例目盛で示し、縦軸はリーク電流を対数目盛で示している。オーバーエッチング量は、実際にはエッチング時間で管理され、下部電極膜１８をパターニングするためのエッチング時間を基準として百分率で示されている。また、キャパシタリーク電流は、第１、第２の試料における強誘電体キャパシタの上部電極膜と下部電極膜の間に３Ｖを印加した場合の値である。
図５によれば、オーバーエッチング量を１００％とした場合のリーク電流は、１Ａ／ｃｍ2以上のオーバーレンジとなった。この場合、第１の試料、第２の試料のそれぞれの強誘電体キャパシタの側壁で導電性の副生成物が殆ど削ぎ落とされず、この状態でのリーク電流は非常に大きいことを示している。
また、図５において、オーバーエッチング量を１００％から３００％まで増加させるにつれて、第１の試料では、リーク電流が１０-3Ａ／ｃｍ2以下まで減少し、３００％又はその付近でキャパシタリーク電流が極小値、又は最小領域となり。また、第２の試料では、オーバーエッチング量を１００％から３００％まで増加させるにつれてリーク電流が１０-3Ａ／ｃｍ2台以下まで減少し、３００％又はその付近でキャパシタリーク電流が極小値又は最小値領域となる。
リーク電流の減少は、オーバーエッチングによる強誘電体キャパシタ側壁上の副生成物の削ぎ落とし効果によるものであると考えられる。
さらに、オーバーエッチング量を３００％から増加させるにつれて、第１、第２の試料の双方ともにリーク電流が増加し始める。これは、強誘電体キャパシタの側壁の角度が大きくなってエッチングによる副生成物の削ぎ落とし効果が低下する一方、それらの側壁に副生成物が再付着するからである。
また、図５によれば、オーバーエッチング量とリーク電流の関係を示す曲線は略Ｖ字状又は逆放物線状となり、リーク電流に最小値又は最小値領域が存在することから、予め調査しておいたデータに基づいて、最もリーク電流が最小となるエッチング量を設定することが好ましいことがわかる。しかし、最適なオーバーエッチング量は極めて狭い範囲にある。
これに対し、本実施形態のパターニング方法より形成された第３及び第４の試料のキャパシタリーク電流とオーバーエッチング量の関係を調べたところ、図６に示すような結果となった。
図６において、横軸はオーバーエッチングを比例目盛で示し、縦軸はキャパシタリーク電流を対数目盛で示している。オーバーエッチングは、図５と同様に、下部電極膜１８のエッチング時間を基準とした百分率の時間で示されている。また、キャパシタリーク電流は、第３、第４の試料のそれぞれの強誘電体キャパシタの上部電極と下部電極の間に３Ｖを印加した場合の値である。
図６によれば、周辺長３００μｍの第３の試料については、オーバーエッチング量とキャパシタリーク電流の関係を示す特性は略Ｖ字状には変化せず、オーバーエッチング量を増やすにつれてキャパシタリーク電流が減少し、４００％以上ではリーク電流はほぼ一定となった。また、総周辺長７４００μｍの第４の試料については、オーバーエッチング量を増やすにつれてリーク電流が減少し、６００％以上ではキャパシタリーク電流はほぼ一定となった。
これは、オーバーエッチング量を増やしていくと、図１Ｍに示すように強誘電体キャパシタＱ側壁の角度θ2が徐々に高くなってエッチングによる削ぎ落とし効果が現れるからである。しかも、クリーニングされたチャンバー５３内において、オーバーエッチングにより強誘電体キャパシタＱ側壁から発生する副生成物は少なく、その副生成物がチャンバー５３内壁に付着したとしても極めて僅かであってウェーハ５０上に再付着するまでには殆ど至らない。
図６に示すような結果により、最適なオーバーエッチング量（オーバーエッチング時間）は次のような方法により決定される。
まず、測定データに基づいてキャパシタのリーク電流とオーバーエッチング量の関係を示す特性を例えば図６の破線又は実線のように求める。その特性は、大きく分けて２つの範囲を有し、第１の領域は、オーバーエッチング量が０％から増加するにつれてリーク電流が大きく減少する範囲であり、第２の領域は、オーバーエッチング量の増加に対してリーク電流の変化が第１の領域の変化より小さい範囲である。
従って、オーバーエッチング量は、その特性における第２の範囲内で設定することが好ましいことになる。しかし、特性線の第１の範囲内において最大限許容できるリーク電流の望ましい所定値があれば、その所定値を得るオーバーエッチング量以上の量（時間）でキャパシタ形状４０の側壁をオーバーエッチングしても、リーク電流が小さいキャパシタを形成することが可能である。
例えば、図６の実線で示す特性線において、最大限許容できるリーク電流を１×１０-3Ａ／ｃｍ２とし、そのリーク電流が得られるオーバーエッチング量を５６０％と判定した後に、５６０％以上でキャパシタ形状４０の側壁をオーバーエッチングする。これにより強誘電体キャパシタＱのリーク電流は、１×１０-3Ａ／ｃｍ２以下に抑制することができると推測できる。
従って、クリーニングされたチャンバー５３内でキャパシタ形状４０の側壁をオーバーエッチングすると、キャパシタ形状４０側壁での副生成物の再付着を防止することができて、キャパシタ特性を良好にすることができる。
ところで、図６を図５と比較すると、同じ値のキャパシタリーク電流を得るためのオーバーエッチング量が相違している。これは、オーバーエッチング開始直前のキャパシタ形状の側壁での副生成物の厚みが異なっているからである。
強誘電体キャパシタ側壁での副生成物の付着量は、上部電極膜２４から下部電極膜１８をエッチングする際のチャンバー５３内壁での副生成物４１の付着量の違いによって異なり、また、チャンバー５３内壁での副生成物４１の付着量はその中で処理したウェーハ枚数の違いによっても異なる。
しかし、本実施形態におけるエッチングの第２ステップでは、副生成物がチャンバー５３内壁に存在しないか、存在したとしても第１ステップのチャンバー５３に比べて極めて少ないので、第２ステップでキャパシタ形状４０側壁の副生成物を削ぎ落とした後のリーク電流はオーバーエッチング前の副生成物付着量の多少に関わらず殆ど同じになる。
ところで、図６によれば、第１ステップの終了時での強誘電体キャパシタ側壁上の副生成物の付着量と第２ステップにおけるオーバーエッチング量との関係、或いは、第１ステップ終了時での強誘電体キャパシタ内壁の傾斜角と第２ステップにおけるオーバーエッチング量との関係、或いは、第１ステップでのウェーハ処理枚数と強誘電体キャパシタ側壁上の副生成物の付着量の関係などを調査してデータとして蓄えることによって、オーバーエッチングの最適量を決定してもよい。
そのようなデータに基づいて必要以上のオーバーエッチングを抑制すれば、第２ステップのエッチングにおける新たな副生成物の発生が抑制されるので、チャンバー内壁の副生成物の付着量をさらに少なくすることができる。
なお、図６において第３の試料と第４の試料の特性を比較すると、キャパシタ周辺長が短いほどキャパシタリーク電流が小さくなるので、同じ面積であっても強誘電体キャパシタの周辺長が短くなるように設計することが好ましい。
（第２の実施の形態）
図７は、本発明の第２実施形態に係る半導体装置の製造工程のうち強誘電体キャパシタのパターニングに使用されるエッチング装置を示す構成図である。また、図８は、本発明の第２実施形態の半導体装置の製造工程のうち強誘電体キャパシタのパターニングを示すフローチャートである。
図７において、真空搬送装置６１には、例えば図３Ａ、図３Ｂに示したと同様な構造を有する第１、第２のエッチング装置６２，６３と、ウェーハ５０を外部から搬入する第１のロードロック（Ｌ／Ｌ）チャンバー６４と、ウェーハ５０を外部に搬出する第２のロードロックチャンバー６５とを有している。
真空搬送室６１内には、ウェーハ５０を搬送するロボット６６が取り付けられ、さらに、第１、第２のロードロックチャンバー６４，６５の外側にはそれぞれシャッタ６７ａ，６７ｂが取り付けられている。また、真空搬送装置６１のうち第１、第２のエッチング装置６２，６３、第１及び第２のロードロックチャンバー６４，６５との接続部分には、必要に応じて開閉されるシャッタ６７ｃ〜６７ｆが取り付けられている。
さらに、第１のロードロックチャンバー６４と第２のロードロックチャンバー６５にはウェーハカセット６８、６９が配置されている。
第１、第２のエッチング装置６２，６３において、初期の状態では図３Ｂに示したと同様にチャンバー５３内はクリーニング処理により清浄化されている。
第１のロードロックチャンバー６４内に収納されたウェーハ５０は、ロボット６６の操作により第１のロードロックチャンバー６４内から真空搬送装置６１を介して第１のエッチング装置６２に搬送される（図８のＩ）。
第１のエッチング装置６２に搬送されるウェーハ５０は、第１実施形態で示した方法により形成された図１Ｋに示すと同様な構造を有している。そして、第１のエッチング装置６２では、図１Ｌに示したと同様に、ハードマスク２５に覆われない領域の貴金属膜２２からＴｉＮ膜１６までを第１ステップの条件でエッチングすることによりキャパシタ形状４０を形成する（図８のII）。この場所では、原則としてキャパシタ形状４０をオーバーエッチングしないように制御される。
第１ステップのエッチング後の第１のエッチング装置６２のチャンバーは、図３Ａのチャンバー５３と同様に内壁に副生成物が付着した状態となる。
第１ステップのエッチングを終えたウェーハ５０は、ロボット６６の操作によって第１のエッチング装置６２から取り出され、真空搬送装置６１を通して第２のエッチング装置６３内に搬送される（図８のIII、IV）。そして、第２のエッチング装置６３では、図１Ｍに示したと同様に、ハードマスク２５が被覆されたキャパシタ形状４０を第２ステップの条件でオーバーエッチングする（図８のＶ）。これにより、側壁から副生成物が除去された強誘電体キャパシタＱが形成される。
第１、第２ステップの条件は、それぞれ第１実施形態と同様に設定される。
第１、第２のエッチング装置６２，６３のそれぞれのチャンバー内ではエッチングにより副生成物が発生するが、第２のエッチング装置６３内で発生する副生成物の量は第１のエッチング装置６２内で発生する量よりも極めて少ない。これにより、第２のエッチング装置６３内でキャパシタ形状４０の側壁に副生成物は付着せず、付着してもキャパシタ特性に殆ど影響を与えない程度である。
即ち、第２のエッチング装置６３では、例えば第１実施形態において清浄化されたと同様の図３Ｂに示す状態のチャンバー５３を有することになり、オーバーエッチング量とリーク電流の関係も図６とほぼ同様になる。
第２のエッチング装置６３において第２ステップのエッチングを終えたウェーハ５０は、ロボット６６の操作によって第２のエッチング装置６３から真空搬送装置５１に取り出された後（図８のVI）、第２のロードロックチャンバー６５内のウェーハカセット６９に収納される。
以上のような一連の処理をウェーハ５０毎に順次施し、最後のウェーハ５０が収納されたウェーハカセット６９を第２のロードロックチャンバー６５から外部に搬出する。
その後に、第１実施形態と同様な方法により、強誘電体キャパシタＱからハードマスク２５を除去した後に、図１Ｐに示したと同様にキャパシタ絶縁性保護膜２９により強誘電体キャパシタＱを覆い、さらにキャパシタ絶縁性保護膜２９上に第２の層間絶縁膜を形成する。その後の工程は、第１実施形態と同様である。
以上のように、複数のエッチング装置６２，６３の使用により形成された強誘電体キャパシタＱは、その側壁において副生成物を介したリーク電流が抑制され、良好なキャパシタ特性となる。
（第３の実施の形態）
図９は、本発明の第３実施形態に係る半導体装置の製造工程のうち強誘電体キャパシタのパターニングを示すフローチャートである。
まず、第１実施形態と同様に、図１Ｋに示すと同様な構造のウェーハ５０を形成し、これを図３Ａに示すエッチング装置５１のチャンバー５３内に入れる。そして、ハードマスク２５に覆われない領域の貴金属膜２２からＴｉＮ膜１６までを第１ステップの条件でエッチングする（図９のＩ、II）。
エッチングの第１ステップにおける上部電極膜２４、強誘電体膜１９及び下部電極膜１８のそれぞれのエッチング条件は例えば次のように設定される。
上部電極膜２４のエッチング条件として、例えば、チャンバー５３内の真空度を０．５Ｐａに設定し、１３．５６ＭＨｚの高周波電源６０から誘導結合アンテナ５９に印加するパワーを１４００Ｗに設定し、４００ｋＨｚのバイアス高周波電源５７から平板電極５６に印加するパワーを１３００Ｗに設定する。また、Ｏ2とＣ４Ｆ８とＨＢｒをそれぞれ４８ｍｌ／分、４ｍｌ／分、１２ｍｌ／分の流量でガス導入管５４を通してチャンバー５３内に導入する。
この場合、光学的な終点検出器を使用し、上部電極膜２４のエッチングが終了して強誘電体膜１９が露出するジャストエッチングに達した時点から、さらに上部電極膜２４のエッチング時間を基準にして１００％の時間でオーバーエッチングをする。
強誘電体膜１９のエッチング条件として、例えば、チャンバー５３内の真空度を０．５Ｐａに設定し、１３．５６ＭＨｚの高周波電源６０から誘導結合アンテナ５９に印加するパワーを１４００Ｗに設定し、４００ｋＨｚのバイアス高周波電源５７から平板電極５６に印加するパワーを１３００Ｗに設定する。また、Ｃｌ2とＡｒをそれぞれ４０ｍｌ／分、１０ｍｌ／分の流量でガス導入管５４を通してチャンバー５３内に導入する。
この場合、光学的な終点検出器を使用し、強誘電体膜１９のエッチングが終了して下部電極膜１８が露出するジャストエッチングに達した時点から、さらに下部電極膜１８のエッチング時間を基準にして時間的に１０％のオーバーエッチングをする。
下部電極膜１８のエッチング条件として、例えば、チャンバー５３内の真空度を０．５Ｐａに設定し、１３．５６ＭＨｚの高周波電源６０から誘導結合アンテナ５９に印加するパワーを１４００Ｗに設定し、４００ｋＨｚのバイアス高周波電源５７から平板電極５６に印加するパワーを１３００Ｗに設定する。また、Ｏ2とＣ４Ｆ８とＨＢｒをそれぞれ４８ｍｌ／分、４ｍｌ／分、１２ｍｌ／分の流量でガス導入管５４を通してチャンバー５３内に導入する。
この場合、光学的な終点検出器を使用し、下部電極膜１８のエッチングが終了して第１の層間絶縁膜１２が露出するジャストエッチングに達した時点で、原則的にエッチングを停止する。これにより、上部電極膜２４、強誘電体膜１９及び下部電極膜１８がパターニングされて図１Ｌに示したと同様なキャパシタ形状４０が形成される。
なお、下部電極膜１８をエッチングする際に、キャパシタ形状４０を除く領域で下部電極膜１８を第１の層間絶縁膜１２からさらに除去する場合には、第１実施形態と同様に、ジャストエッチング状態からさらにオーバーエッチングを進めてもよい。
第１ステップのエッチングによれば、エッチング時に導電性の副生成物が発生し、その副生成物４１がキャパシタ形状４０の側壁とチャンバー５３の内壁に多く付着する。
この後に、ウェーハ５０をチャンバー５３の外部に一旦取り出す（図９のIII）。
さらに、第１実施形態と同様な方法によりチャンバー５３内を清浄化するか、又は、第２実施形態と同様に内部が清浄なチャンバーを有する別のエッチング装置を用意する。そして、そのように内部が清浄なチャンバー、例えば図３Ｂに示したチャンバー５３内のウェーハステージ５５上にウェーハ５０を載置する（図９のIV）。
その後、エッチングの第２ステップとしてキャパシタ形状４０をオーバーエッチングして副生成物４１を除去し且つ最終的な形状にする（図９のＶ）。
第２ステップのエッチング条件は、例えば、チャンバー５３内の真空度を０．５Ｐａに設定し、１３．５６ＭＨｚの高周波電源６０から誘導結合アンテナ５９に印加するパワーを１４００Ｗに設定し、４００ｋＨｚのバイアス高周波電源５７から平板電極５６に印加するパワーを１３００Ｗに設定する。また、Ｏ2とＣ４Ｆ８とＨＢｒをそれぞれ４８ｍｌ／分、２ｍｌ／分、１２ｍｌ／分の流量でガス導入管２４を通してチャンバー内に導入する。この場合のオーバーエッチング量は、図６に示すような特性に基づいた最適な時間とする。
第２ステップでは、チャンバー５３内のＣ４Ｆ８の導入量は、第１のステップよりも少なくなるように調整される。
そのような第２ステップのエッチング条件によれば、キャパシタ形状４０の側壁に付着した副生成物６１は、図１Ｍに示すと同様にイオン照射により削ぎ落とされる。この場合、キャパシタ形状４０の側面が僅かにエッチングされて副生成物が発生するが、その量は上部電極膜２４から下部電極膜１８までのエッチングにより生じる量に比べて極めて微量であるので、その副生成物がキャパシタ形状４０の側壁に実質的に再付着しないか、付着しても許容できる程度の量であってキャパシタ特性に与える影響は少ない。
以上のような第２ステップのエッチングを終えた後に、チャンバー５３からウェーハ５０を取り出す（図９のVI）。その後に、第１実施形態と同様な条件によって、ハードマスク２５等を除去する。
これにより露出したキャパシタ形状４０は、図１Ｎに示したと同様にスタック型の強誘電体キャパシタＱとなる。
その後に、第１実施形態と同様な条件により、図１Ｐに示したと同様にキャパシタ絶縁性保護膜２９により強誘電体キャパシタＱを覆い、さらにキャパシタ絶縁性保護膜２９の上に第２の層間絶縁膜３０を形成する。その後の工程は、第１実施形態と同様である。
ところで、本実施形態においては、第１ステップでの上部電極２４及び下部電極膜１８のエッチング時と第２ステップでのオーバーエッチング時には、いずれもチャンバー５３内にＣ４Ｆ８を導入しているが、Ｃ４Ｆ８のガス流量は第１ステップより第２ステップの方が少なくなるように制御されている。これは、以下の理由によるものである。
第２ステップのオーバーエッチングの際にチャンバー５３内に導入されるＣ４Ｆ８ガス流量と強誘電体キャパシタＱのスイッチング容量Ｑswとの関係を調査したところ、図１０に示すような相関があった。
Ｃ４Ｆ８は波長３２０．５ｎｍのＣＦ２の発光スペクトル強度で示されるので、ＣＦ２の発光スペクトル強度の測定によりチャンバー５３内でのＣ４Ｆ８の量を知ることができ、図１０では、ＣＦ２の発光スペクトル強度はチャンバー５３内でのＣ４Ｆ８の量を示している。
図１０において、ＣＦ２のピーク強度が例えば３００カウントよりも大きくなるほどスイッチング容量Ｑswは小さくなり、３００カウント以下の場合にはスイッチング容量Ｑswはほぼ同じになっている。
チャンバー５３内のプラズマにフッ素を導入することにより金属の反応が促進されるが、Ｃ４Ｆ８を過剰に添加すれば金属酸化物である強誘電体膜１９がフッ素と反応して劣化するから、と考えられる。
そこで、クリーニングされたチャンバー５３内の第２ステップのエッチングで導入されるＣ４Ｆ８のガス流量を第１ステップと同じ４ｃｃ／分に設定して、第２ステップの発光スペクトル強度を測定したところ、図１１の細い実線に示すような結果が得られ、ＣＦ２を示す３２０．５ｎｍの波長にピークが存在した。
これに対して、第２ステップで導入するＣ４Ｆ８のガス流量を第１ステップよりも少ない２ｃｃ／分に設定して、第２ステップの発光スペクトル強度を測定したところ、図１１の太い実線に示すような結果が得られ、図１１の細い実線に比べてＣＦ２の発光スペクトル強度が小さくなり且つピークも生じなかった。
そのようなピークが現れる程度にＣ４Ｆ８をチャンバー５３内に多く導入すると、強誘電体膜１９を構成する金属酸化物、例えばＰＺＴが側部からエッチングされて、図１０に示したようにキャパシタ特性を劣化させる原因となる。
これに対して、ウェーハ５０をクリーニングせずに、キャパシタ形状４０のパターニングとその後のオーバーエッチングを連続させると、図１１の破線に示すようにオーバーエッチングの前後でＣ４Ｆ８のガス流量を４ｃｃ／分と同じにしてもＣＦ２の発光スペクトル強度は大きくならず、ピークも現れなかった。これは、図３Ａに示したチャンバー５３内壁の副生成物４１がフッ素と反応することによりＣＦ２が消費されるからであると考えられる。
以上のように、上部電極膜２２から下部電極膜１６までをエッチングする第１ステップと、清浄化されたチャンバー内でキャパシタ形状４０をオーバーエッチングする第２ステップとにおいて、それぞれのエッチングガスにＣ４Ｆ８ガスを添加する場合に、第２ステップでのＣ４Ｆ８ガス流量を第１ステップのＣ４Ｆ８ガス流量よりも少なくすることによって強誘電体キャパシタＱの特性劣化を防止することができる。
ところで、図１０、図１１におけるＣＦ2の発光スペクトル強度は、エッチングガスにＣ４Ｆ８を添加する場合を示している。これと同じように、ＣＦ４、Ｃ５Ｆ８のような他のフロンガス、その他のフッ化物ガスをエッチングガスに添加する場合でも、フッ化物ガスについて第２ステップでの添加量を第１ステップでの添加量よりも少なくしてフロンによる強誘電体膜１９への悪影響を低減することが可能である。換言すれば、エッチング雰囲気でのフッ素の導入量を第１ステップよりも第２ステップの方を少なくすることにより、強誘電体キャパシタの劣化が防止される。
なお、エッチングの第１ステップと第２ステップでそれぞれ使用するエッチング装置は、第２実施形態のように異なる装置であってもよい。
（第４の実施の形態）
図１２Ａ、図１２Ｂは、本発明の第４実施形態に係る半導体装置の製造工程のうちの強誘電体キャパシタの形成工程を示す断面図である。図１３は、本発明の第４実施形態に係る半導体装置の製造工程のうち強誘電体キャパシタのパターニングを示すフローチャートである。なお、図１２Ａ、図１２Ｂにおいて、図１Ａ〜１Ｕと同じ符号は同じ要素を示している。
まず、キャパシタ形成のために、後述する方法によってキャパシタ形成時のオーバーエッチング量の最適値を予め求めておく（図１３のＩ）。
そして、第１実施形態に示したと同じ方法によって図１Ｋに示したと同様な構造のウェーハ５０を形成する。即ち、シリコン基板１の上方に第１の層間絶縁膜１２を介してＴｉＮ膜１６、導電性酸素バリア膜１７、下部電極膜１８、強誘電体膜１９及び上部電極膜２４を形成し、さらに上部電極膜２４の上にハードマスク２５を形成する。
さらに、ウェーハ５０を例えば図１４に示したエッチング装置５１のチャンバー５３内に入れる（図１３のII）。その後に、チャンバー５３内でハードマスク２５に覆われない領域の上部電極膜２４、強誘電体膜１９及び下部電極膜１８をエッチングすることにより、図１２Ａに示したように、ハードマスク２５の下にキャパシタ形状４０を形成する（図１３のIII）。この場合、キャパシタ形状４０の側壁には副生成物４１が付着している。なお、図１４において、図３Ａ、図３Ｂと同じ符号は同じ要素を示している。
下部電極膜１８をジャストエッチングした後に、ウェーハ５０をチャンバー５３から外部に取り出さずに、そのままの状態でキャパシタ形状４０の側壁のオーバーエッチングを開始する（図１３のIV）。
その後に、オーバーエッチング量が最適量（最適時間）に達した時点でオーバーエッチングを停止すると（図１３のＶ）、図１２Ｂに示すように、キャパシタ形状４０の側壁では副生成物４１を削ぎ落とした状態になり、側壁の角度θ２はオーバーエッチング前の角度θ１から大きくなる。
次にハードマスク２５を除去すると、図１Ｎで示したと同様な構造の強誘電体キャパシタＱが現れる。その後の半導体装置の製造工程は第１実施形態と同様である。
以上のようなキャパシタ形状４０をパターニングするためのエッチングの条件は、例えば、第１実施形態に示したリファレンスのパターニング方法と同じ条件にしてもよい。
ところで、図１３のＩで示したオーバーエッチングの最適量は、次のような方法で決定される。
まず、強誘電体キャパシタについてのオーバーエッチング量とリーク電流の相関を示す図５に例示したような実験データを蓄積した後に、図１５の実線又は一点鎖線に示すようなオーバーエッチング量とリーク電流の関係を示す特性線を求める。
図１５の実線で例示した特性線は、オーバーエッチング量の増加にしたがってリーク電流の変化が略Ｖ字状になる。実線の特性線は、オーバーエッチング量の増加につれてリーク電流が急峻に減少する第１領域Ｉと、第１領域Ｉよりさらなるオーバーエッチング量の増加につれてリーク電流が急峻に増加する第２領域IIとに大きく分けられる。
第１領域Iでは、オーバーエッチングによるキャパシタの側壁の削ぎ落とし要素によりリーク電流が減少し、また、第２領域IIでは、チャンバー５３からの副生成物の再付着によってリーク電流が増加すると考えられる。
ところで、第１実施形態で示した図５のリーク電流の極小値と図６のリーク電流の最小値を比較すると、リーク電流の極小値又は最小値は、１×１０-3Ａ／ｃｍ2以下とほぼ同程度になる。
従って、図１５の実線の特性線においても、リーク電流が極小値又は最小値となるオーバーエッチング量をオーバーエッチングの最適量として求め、オーバーエッチングをその最適量で停止することにより、強誘電体キャパシタＱの側壁での副生成物によるリーク電流を許容範囲に収めることが可能になる。実線の特性線に示したオーバーエッチング量の最適値を設定する場合には、設定誤差などを考慮して、許容範囲、例えば最適量に対して±５０％の量の範囲を予め設定しておくことが好ましい。
図１５の一転鎖線で示した特性線は、オーバーエッチング量の増加にしたがってリーク電流が略逆放物線状に変化している。一点鎖線の特性線は、実線の特性線と同様、オーバーエッチング量の増加につれてリーク電流が急峻に減少する第１領域IIIと、第１領域よりさらなるオーバーエッチング量の増加につれてリーク電流が急峻に増加する第２領域IVとに大きく分けられる。
図１５の一点鎖線の特性線では、リーク電流が最小値又は最小領域となるオーバーエッチング量を最適値として求め、オーバーエッチングをその最適値で停止することにより、強誘電体キャパシタＱの側壁での副生成物によるリーク電流を許容範囲に収めることが可能になる。
オーバーエッチング量の最適値は、破線の特性線において、リーク電流が最小値となるオーバーエッチング量に限定されるものではなく、設定誤差などを考慮した許容範囲、例えば最適量に対して±５０％の量としてもよい。
以上のように本実施形態によれば、キャパシタのオーバーエッチング量とキャパシタのリーク電流の関係を示す特性線を実験データに基づいて作成し、リーク電流の最小値又は極小値となるオーバーエッチングの最適値を求めている。これにより、強誘電体キャパシタＱのキャパシタ特性を良好にすることが可能になる。
ところで、初期状態でクリーニングされているチャンバー５３内でのウェーハ５０の処理順毎に図１５に示すような特性線を予め調査し、その後に、チャンバー５３の新たなクリーニング後の処理順に合わせてエッチング量の最適量を設定してもよい。
本発明は、上述の実施形態に詳細が記載されている。しかし、本発明の精神と範囲から逸脱しない様々な態様と変更があることは明らかである。例えば、ここに記載されているプロセスの詳細な順序や組み合わせは実例にすぎず、また、本発明は、異なる又は追加のプロセス、又は異なる組み合わせ若しくは順序で使用されてもよい。さらに、例えば、ある実施形態における各特徴は、他の実施形態における他の特徴と混合、適合させることもできる。特徴は、追加的に明白に、要求に応じて加えられたり或いは取り去られたりされるかもしれない。従って、本発明は、添付の特許請求項及びそれらの対応特許の観点を除いて限定されない。
図１Ａ〜図１Ｃは、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その１）である。 図１Ｄ〜図１Ｆは、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その２）である。 図１Ｇ、図１Ｈは、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その３）である。 図１Ｉ、図１Ｊは、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その４）である。 図１Ｋ、図１Ｌは、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その５）である。 図１Ｍ、図１Ｎは、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その６）である。 図１Ｏ、図１Ｐは、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その７）である。 図１Ｑ、図１Ｒは、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その８）である。 図１Ｓ、図１Ｔは、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その９）である。 図１Ｕは、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その１０）である。 図２は、本発明の第１実施形態に係る半導体装置の製造工程のうち強誘電体キャパシタのパターニングを示すフローチャートである。 図３Ａ、図３Ｂは、本発明の実施形態に係る半導体装置の製造工程のうち強誘電体キャパシタ形成のためのエッチングの第１ステップと第２ステップに使用されるエッチング装置の一例を示す断面図である。 図４Ａ、図４Ｂは、リファレンスの半導体装置の製造工程のうち強誘電体キャパシタ形成工程を示す断面図である。 図５は、リファレンスのパターニング方法により形成されたキャパシタのオーバーエッチング量とリーク電流の関係を示す特性図である。 図６は、本発明の実施形態のパターニング方法により形成されたキャパシタのオーバーエッチング量とリーク電流の関係を示す特性図である。 図７は、本発明の第２実施形態に係る半導体装置の製造工程に使用されるエッチング装置の構成図である。 図８は、本発明の第２実施形態に係る半導体装置の製造工程のうち強誘電体キャパシタのパターニングを示すフローチャートである。 図９は、本発明の第３実施形態に係る半導体装置の製造工程のうち強誘電体キャパシタのパターニングを示すフローチャートである。 図１０は、本発明の実施形態に係る半導体装置の製造工程における強誘電体キャパシタをオーバーエッチングする際のＣＦ２スペクトル強度と強誘電体キャパシタのスイッチング容量の関係を示す図である。 図１１は、本発明の実施形態とリファレンスに係る半導体装置の製造工程における強誘電体キャパシタをオーバーエッチングする際に使用するＣ４Ｆ８のガス流量と発光スペクトル強度の関係を示す図である。 図１２Ａ、図１２Ｂは、本発明の第４実施形態に係る半導体装置の製造工程のうち強誘電体キャパシタ形成工程を示す断面図である。 図１３は、本発明の第４実施形態に係る半導体装置の製造工程のうち強誘電体キャパシタのパターニングを示すフローチャートである。 図１４は、本発明の第４実施形態に係る半導体装置の製造工程のうち強誘電体キャパシタの形成するためのエッチングに使用されるエッチング装置の一例を示す断面図である。 図１５は、本発明の第４実施形態に係る半導体装置の製造工程のうち強誘電体キャパシタのオーバーエッチング量とリーク電流の関係を示す特性図である。
符号の説明
１ シリコン基板
２ａ、２ｂ ウェル
３ 素子分離絶縁膜
４ ゲート絶縁膜
５ａ、５ｂ ゲート電極
９ａ、９ｂ、９ｃ ソース／ドレイン領域
１１ カバー絶縁膜
１２、３０ 層間絶縁膜
１３ グルー膜
１５ａ、１５ｂ、１５ｃ プラグ電極
１６ａ Ｔｉ膜
１６ ＴｉＮ膜
１７ 酸素バリア膜
１８ 電極膜
１９ 強誘電体膜
２０、２１ 酸化イリジウム膜
２２ 貴金属膜
２４ 上部電極膜
２５ ハードマスク
２７ 下部電極
２８ 上部電極
２９ キャパシタ絶縁性保護膜
Ｑ 強誘電体キャパシタ
４０ キャパシタ形状
４１ 副生成物
５１、６２、６３ エッチング装置
５３ チャンバー
５４ ガス導入管
５５ ウェーハステージ
５６ 平板電極
５７ バイアス高周波電源
５８ 排気流路
５９ 誘導結合アンテナ
６０ 高周波電源。

Claims (5)

  1. 半導体基板上に絶縁膜を介して下部電極膜、強誘電体膜及び上部電極膜を順に形成する工程と、
    前記上部電極膜上にキャパシタ形成用マスクを形成する工程と、
    前記キャパシタ形成用マスクから露出する領域の前記上部電極膜、前記強誘電体膜及び前記下部電極膜を順に、第１のチャンバー内でエッチングしてキャパシタを形成する工程と、
    前記キャパシタ形成用マスクが載置された前記キャパシタの側壁を、前記第１のチャンバーの内壁より貴金属含有付着物の付着量が少ない第２のチャンバー内でオーバーエッチングする工程と、を含み、
    前記キャパシタの底面に対する前記側壁の角度は、前記オーバーエッチング前に比べてオーバーエッチング後に大きくなる
    ことを特徴とする半導体装置の製造方法。
  2. 前記オーバーエッチング後の前記キャパシタの前記側壁の前記角度は７０度以上、９０度以下であり、前記キャパシタを形成する工程の後であって前記オーバーエッチング前の前記キャパシタの前記側壁の前記角度は、６０度以上、７０度以下であることを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記第１のチャンバー内をクリーニングして前記第２のチャンバーとして使用することを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
  4. 前記キャパシタの前記側壁のオーバーエッチング量と前記キャパシタのリーク電流の関係を示す特性線を求め、前記リーク電流が最大限許容できる値となる第１のオーバーエッチング量を前記特性線より求めた後に、前記第１のオーバーエッチング量以上で前記キャパシタの前記側壁をオーバーエッチングすることを特徴とする請求項１乃至請求項３のいずれか１項に記載の半導体装置の製造方法。
  5. 前記特性線は、前記オーバーエッチング量が０％から増加するにつれて前記リーク電流が減少する第１領域と、前記第１領域に続いて前記オーバーエッチング量の増加に対して前記リーク電流の変化が前記第１の領域よりも小さい第２領域とを有することを特徴とする請求項４に記載の半導体装置の製造方法。
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JP2013030696A (ja) * 2011-07-29 2013-02-07 Ulvac Japan Ltd プラズマエッチング装置、及びプラズマクリーニング方法
CN113035836B (zh) * 2021-03-01 2022-03-08 长鑫存储技术有限公司 半导体结构的制备方法及半导体结构

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Publication number Priority date Publication date Assignee Title
JP3504046B2 (ja) * 1995-12-05 2004-03-08 株式会社ルネサステクノロジ 半導体装置の製造方法
JP2003257942A (ja) * 2002-02-28 2003-09-12 Fujitsu Ltd 半導体装置の製造方法
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