JP2003257942A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
導体装置の製造方法に関し、キャパシタを構成する膜に
応じた最適なエッチングを確保すること。 【解決手段】半導体基板1の上方に下地絶縁膜10bを
形成し、下地絶縁膜10b上に第1導電膜15を形成
し、第1導電膜15の上に強誘電体材料と高誘電体材料
からなる誘電体膜16を形成し、誘電体膜16の上に第
2導電膜17を形成し、臭素を含む第1雰囲気中におい
て第2導電膜17を選択的にエッチングしてキャパシタ
上部電極17aとなし、塩素を含む第2雰囲気中におい
て誘電体膜16を選択的にエッチングしてキャパシタ誘
電体膜16aとなし、臭素を含む第3雰囲気中において
第1導電膜15を選択的にエッチングしてキャパシタ下
部電極15aとなす工程を含む。
Description
方法に関し、より詳しくは、強誘電体又は高誘電体を用
いるキャパシタを構成する電極材料のエッチング工程を
有する半導体装置の製造方法に関する。
ャパシタを用いた半導体メモリが有望視されている。例
えば、強誘電体キャパシタは次のような工程によって形
成される。
1の上に第1金属膜102、強誘電体膜103及び第2
金属膜104を順に形成した後に、第2金属膜104の
上にキャパシタ形状のレジストパターン105を形成す
る。
して、第2金属膜104、強誘電体膜103、第1金属
膜102を順にエッチングする。このパターニングによ
り、図1(b) に示すように、第2金属膜104はキャパ
シタ106の上部電極104aとなり、強誘電体膜10
3はキャパシタ106の誘電体膜103aとなり、第1
金属膜102はキャパシタ106の下部電極102aと
なる。
104は、それぞれイリジウム、プラチナ等の貴金属や
その酸化物から構成され、また、強誘電体膜103はP
ZT系の材料から構成されるために常温での化学反応性
に乏しく、それらのパターニングの際には、第2金属膜
104、強誘電体膜103、第1金属膜102までを主
にスパッタ反応によって連続してエッチングしていた。
スパッタの際のエッチングガスとしては、主にアルゴン
のような不活性ガスと塩素との混合ガスを使用してい
た。
属膜をエッチングすると、キャパシタ106の側面に導
電性の強固な側壁デポジション(フェンス)が付着して
しまう。
に、レジストパターン105の側面を後退させるエッチ
ング条件にすることによりキャパシタ106の側面の傾
斜角度を緩く(小さく)したり、キャパシタ106の形
状を階段状にするなどの構造が採用されている。
面の傾斜角度を緩くすることは、キャパシタ面積が大き
くなるので、キャパシタを有する半導体装置の微細化や
高集積化に支障をきたす。しかも、キャパシタを形成す
るためのエッチングの際には、塩素と不活性ガスだけで
は、膜に応じた最適なエッチングレートが確保できなか
った。
に応じた最適なエッチングを確保する半導体装置の製造
方法を提供することにある。
基板の上方に下地絶縁膜を形成する工程と、前記下地絶
縁膜上に第1導電膜を形成する工程と、前記第1導電膜
の上に強誘電体材料と高誘電体材料からなる誘電体膜を
形成する工程と、前記誘電体膜の上に第2導電膜を形成
する工程と、臭素を含む第1雰囲気中において前記第2
導電膜を選択的にエッチングして前記第2導電膜をキャ
パシタ上部電極にする工程と、塩素を含む第2雰囲気中
において、前記誘電体膜を選択的にエッチングして前記
誘電体膜をキャパシタ誘電体膜にする工程と、臭素を含
む第3雰囲気中において、前記第1導電膜を選択的にエ
ッチングして前記第1導電体膜をキャパシタ下部電極に
する工程とを有することを特徴とする半導体装置の製造
方法により解決される。
絶縁膜を形成する工程と、前記下地絶縁膜上に第1導電
膜を形成する工程と、前記第1導電膜の上に強誘電体材
料と高誘電体材料からなる誘電体膜を形成する工程と、
前記誘電体膜の上に第2導電膜を形成する工程と、第1
エッチングガスと酸素が導入された第1雰囲気中におい
て、前記第2導電膜を選択的にエッチングして前記第2
導電膜をキャパシタ上部電極にする工程と、第2エッチ
ングガスが導入された第2雰囲気中において、前記誘電
体膜を選択的にエッチングして前記誘電体膜をキャパシ
タ誘電体膜にする工程と、第3エッチングガスと酸素が
導入された第3雰囲気中において、前記マスクから露出
している前記第1導電膜をエッチングして前記第1導電
体膜をキャパシタ下部電極にする工程とを有することを
特徴とする半導体装置の製造方法により解決される。
る導電膜をパターニングのためにエッチングする際にBr
含有雰囲気中で行い、キャパシタ誘電体膜を構成する強
誘電体膜又は高誘電体膜のパターニングのためにエッチ
ングする際にはCl含有雰囲気中で行っている。
その側面が下地絶縁膜に対して垂直に近い形状になって
半導体デバイスの高集積化に寄与する一方、誘電体膜の
パターンは膜質劣化が抑制されてキャパシタ特性の劣化
も防止される。
パターニングのためにエッチングする際に酸素を含むエ
ッチング雰囲気中で行い、キャパシタ誘電体膜を構成す
る強誘電体膜又は高誘電体膜をパターニングのためにエ
ッチングする際には酸素以外のエッチングガスをエッチ
ング雰囲気中に導入して行っている。
の際に誘電体膜が酸化物である場合に誘電体膜の劣化が
抑制される一方、誘電体膜のエッチングの際のエッチン
グレートの低下が防止される。誘電体膜としては例えば
PZT系の酸化物絶縁膜がある。
基づいて説明する。
導体装置の製造工程を示す断面図である。
までの工程を説明する。
リコン(半導体)基板1のトランジスタ形成領域の周囲
にフォトリソグラフィー法により素子分離用溝を形成し
た後に、素子分離用溝の中に酸化シリコン(SiO2)を埋め
込んで素子分離絶縁膜2を形成する。そのような構造の
素子分離絶縁膜2は、STI(Shallow Trench Isolatio
n)と呼ばれる。なお、LOCOS(Local Oxidation of
Silicon)法により形成した絶縁膜を素子分離絶縁膜と
して採用してもよい。
成領域にp型不純物を導入してpウェル1aを形成す
る。さらに、シリコン基板1のトランジスタ形成領域表
面を熱酸化して、ゲート絶縁膜3となるシリコン酸化膜
を形成する。
又は多結晶のファスシリコン膜及びタングステンシリサ
イド膜を順次形成し、これらのシリコン膜及びタングス
テンシリサイド膜をフォトリソグラフィ法によりパター
ニングして、ゲート電極4a,4bを形成する。
ート電極4a,4bが並列に形成され、それらのゲート
電極4a,4bはワード線の一部を構成する。ゲート電
極4a,4bの幅は、例えば0.18μmである。
a,4bの両側にn型不純物をイオン注入してソース/
ドレインとなる第1〜第3のn型不純物拡散領域5a〜
5cを形成する。
化シリコン(SiO2)膜をシリコン基板1の全面に形成し
た後に、その絶縁膜をエッチバックしてゲート電極4
a,4bの両側部分に絶縁性のサイドウォールスペーサ
6として残す。
ォールスペーサ6をマスクに使用して、第1〜第3のn
型不純物拡散領域5a〜5cに再びn型不純物をイオン
注入することにより、第1〜第3のn型不純物拡散領域
5a〜5cをLDD構造にする。
る2つのゲート電極4a,4bの間の第1のn型不純物
拡散領域5aはビット線に電気的に接続され、トランジ
スタ形成領域の両端側の第2、第3のn型不純物拡散領
域5b,5cはキャパシタの下部電極に電気的に接続さ
れる。
ト電極4a,4bとLDD構造のn型不純物拡散層5a
〜5cを有する2つのMOSトランジスタT1 ,T2 が
形成される。
うカバー絶縁膜7として約200nmの厚さの酸窒化シ
リコン(SiON)膜をプラズマCVD法によりシリコン基
板1の全面に形成する。その後、TEOSガスを用いる
プラズマCVD法により、膜厚1.0μm程度の酸化シ
リコン(SiO2)を第1層間絶縁膜8としてカバー膜7の
上に形成する。
して、例えば常圧の窒素雰囲気中で第1層間絶縁膜8を
700℃の温度で30分間熱処理する。その後に、第1
層間絶縁膜8の上面を化学機械研磨(CMP)法により
平坦化する。
の工程を説明する。
絶縁膜7と第1層間絶縁膜8をパターニングして、第1
の不純物拡散領域5aに到達する深さの第1のコンタク
トホール8aを形成する。その後、第1層間絶縁膜8上
面とコンタクトホール8a内面に、グルー膜として膜厚
30nmのチタン(Ti)膜と膜厚50nmの窒化チタン
(TiN )膜をスパッタ法により順に形成する。さらに、
WF6 を用いるCVD法によってタングステン(W)膜を
TiN 膜上に成長して第1のコンタクトホール8a内を完
全に埋め込む。
により研磨して第1層間絶縁膜8の上面上から除去す
る。第1のコンタクトホール8a内に残されたタングス
テン膜、TiN 膜及びTi膜は第1導電性プラグ9として使
用される。
間絶縁膜8上と第1導電性プラグ9上に、膜厚100n
mの窒化シリコン(Si3N4)よりなる酸化防止膜10a膜
と膜厚100nmのSiO2よりなる下地絶縁膜10bをプ
ラズマCVD法により順に形成する。そのSiO2膜はTE
OSを用いてプラズマCVDにより成長される。酸化防
止絶縁膜10aは、後のアニール等による熱処理の際に
プラグ9が異常酸化してコンタクト不良を起こさないよ
うにするために形成され、その膜厚を例えば70nm以
上にすることが望ましい。
て、図3(a) に示すように酸化防止絶縁膜10a、下地
絶縁膜10b及び第1層間絶縁膜8をエッチングするこ
とにより、第2及び第3の不純物拡散領域5b,5cの
上に第2及び第3のコンタクトホール8b,8cを形成
する。
3のコンタクトホール8b,8c内面に、グルー膜とし
て膜厚30nmのTi膜と膜厚50nmのTiN 膜をスパッ
タ法により順に形成する。さらに、CVD法によりW膜
をTiN 膜上に成長して第2、第3のコンタクトホール8
b,8c内を完全に埋め込む。
N 膜及びTi膜をCMP法により研磨して下地絶縁膜10
bの上面上から除去する。これにより第2、第3のコン
タクトホール8b,8c内に残されたタングステン膜、
TiN 膜及びTi膜をそれぞれ第2、第3導電性プラグ11
a,11bとする。
の工程を説明する。
1b上と下地絶縁膜10b上に、例えば膜厚200nm
のイリジウム(Ir)膜12をスパッタ法により形成す
る。さらに、イリジウム膜12の上に、例えば膜厚23
nmの酸化プラチナ(PtO)膜13をスパッタ法により形
成する。続いて、酸化プラチナ膜13上に、例えば膜厚
50nmのプラチナ(Pt)膜14をスパッタ法により形
成する。
4を多層構造の第1導電膜15とする。なお、第1導電
膜15を形成する前又は後に例えば膜剥がれ防止のため
に下地絶縁膜10bをアニールする。アニール方法とし
て、例えば、アルゴン雰囲気中において600〜750
℃で加熱するRTA(rapid thermal annealing) を採用
する。
6として例えば膜厚100nmのPZT膜をスパッタ法
により形成する。強誘電体膜16の形成方法は、その他
に、MOD(metal organic deposition)法、MOCVD
( 有機金属CVD)法、ゾル・ゲル法などがある。ま
た、強誘電体膜16の材料としては、PZTの他に、P
LCSZT、PLZTのような他のPZT系材料や、Sr
Bi2Ta2O9、SrBi2(Ta,Nb) 2O9 等のBi層状構造化合物材
料、その他の金属酸化物強誘電体であってもよい。
アニールにより結晶化する。アニールとして、例えばア
ルゴンと酸素の混合ガス雰囲気中で基板温度600℃、
時間90秒の条件を第1ステップ、酸素雰囲気中で基板
温度750℃、時間60秒の条件を第2ステップとする
2ステップのRTA処理を採用する。
膜17として例えば膜厚200nmの酸化イリジウム(I
rO2)をスパッタ法により形成する。酸化イリジウム膜の
成長条件は、スパッタパワーを1kWとし、成長雰囲気中
にアルゴンと酸素をそれぞれ流す。
スク18としてTiN 膜18aとSiO2膜18bを順に形成
する。SiO2膜18bはソースとしてTEOSを用いるプ
ラズマCVDにより形成される。そのハードマスク18
は、第フォトリソグラフィー法により第2及び第3導電
性プラグ11a,11bの上方にキャパシタ平面形状と
なるようにパターンされる。
ク18に覆われない領域の第2導電膜17、強誘電体膜
16、第1導電膜15を順次エッチングする。この場
合、強誘電体膜16は、塩素とアルゴンを含む雰囲気中
でスパッタ反応によりエッチングされる。また、第2導
電膜17と第1導電膜15は、臭素(Br2)導入雰囲気
中、又はBrを含む雰囲気中、又は HBrと酸素のみを導入
した雰囲気中でスパッタ反応によりエッチングされる。
は、第1導電膜15よりなるキャパシタQの下部電極1
5aと、強誘電体膜16よりなるキャパシタQの誘電体
膜16aと、第2導電膜17よりなるキャパシタQの上
部電極17aが形成される。そして、1つのトランジス
タ形成領域において、1つの下部電極15aは第2導電
性プラグ11aを介して第2不純物拡散領域5bに電気
的に接続され、また、別の下部電極15aは第3導電性
プラグ11bを介して第3不純物拡散領域5cに電気的
に接続される。
この場合、ハードマスク18を構成する酸化シリコン膜
の除去には酸化膜エッチャーを使用し、また、TiN 膜の
除去はダウンフローアッシャーを用いるドライ処理か又
は過酸化アンモニアを使用するウェット処理による。
のダメージを回復するために、回復アニールを行う。こ
の場合の回復アニールは、例えば、基板温度650℃、
60分間の条件で酸素雰囲気中で行われる。
Qを覆う保護膜19として膜厚50nmのアルミナをス
パッタにより下地絶縁膜10b上に形成した後に、酸素
雰囲気中で650℃で60分間の条件でキャパシタQを
アニールする。この保護膜19は、プロセスダメージか
らキャパシタQを保護するものである。
VD法により、第2層間絶縁膜20として膜厚1.0μ
m程度の酸化シリコン(SiO2)を保護膜19上に形成す
る。さらに、第2層間絶縁膜20の上面をCMP法によ
り平坦化する。この例では、CMP後の第2層間絶縁膜
20の残りの膜厚は、キャパシタQの上部電極17a上
で300nm程度とする。
て、図5(a) に示すように、第2層間絶縁膜20、保護
膜19、酸化防止絶縁膜10a及び下地絶縁膜10bを
エッチングすることにより第1導電プラグ9の上にホー
ル20aを形成する。
20上に、グルー膜として膜厚30nmのTi膜と膜厚5
0nmのTiN 膜をスパッタ法により順に形成する。さら
に、CVD法によりW膜をグルー層上に成長するととも
にホール20a内を完全に埋め込む。
により研磨して第2層間絶縁膜20の上面上から除去す
る。そして、ホール20a内に残されたタングステン膜
及びグルー層を、第4導電性プラグ21とする。この第
4導電性プラグ21は、第1導電性プラグ9を介して第
1不純物拡散領域5aに電気的に接続される。
の工程を説明する。
絶縁膜20上に、第2の酸化防止膜(不図示)としてSi
ON膜をCVD法により形成する。さらに、第2の酸化防
止膜(不図示)と第2層間絶縁膜20をフォトリソグラ
フィー法によりパターニングしてキャパシタQの上部電
極17a上にコンタクトホール20bを形成する。
よりダメージを受けたキャパシタQはアニールによって
回復される。そのアニールは、例えば酸素雰囲気中で基
板温度550℃として60分間行われる。
れた酸化防止膜をエッチバックによって除去するととも
に、第4導電性プラグ21の表面を露出させる。
コンタクトホール20b内と第2層間絶縁膜20の上に
多層金属膜を形成する。その後に、多層金属膜をパター
ニングすることにより、コンタクトホール20bを通し
て上部電極17aに接続される一層目金属配線21aと
第4導電性プラグ21に接続される導電性パッド21b
を形成する。その多層金属膜として、例えば、膜厚60
nmのTi、膜厚30nmのTiN 、膜厚400nmのAl-C
u 、膜厚5nmのTi、及び膜70nmのTiN を順に形成
した構造を採用する。
ては、多層金属膜の上に反射防止膜(不図示)を形成
し、さらに反射防止膜上にレジストを塗布した後に、レ
ジストを露光、現像して配線形状等のレジストパターン
を形成し、そのレジパターンを用いて反射防止膜と多層
金属膜をエッチングする方法を採用する。なお、多層金
属膜のパターニング後には、反射防止膜を除去してもよ
いし、そのまま残してもよい。
配線21a及び導電性パッド21bの上に第3層間絶縁
膜22を形成する。続いて、第3層間絶縁膜22をパタ
ーニングして導電性パッド21bの上にホール22aを
形成し、そのホール22a内に下から順にTiN 膜及びW
膜からなる第5導電性プラグ23を形成する。 その後
に、特に図示しないが、ビット線を含む二層目配線を第
3層間絶縁膜上に形成する。そのビット線は、第5導電
性プラグ23、導電性パッド21b、第4導電性プラグ
21及び第1導電性プラグ9を介して第1不純物拡散領
域5aに電気的に接続される。それに続いて、二層目配
線層を覆う絶縁膜等が形成されるが、その詳細は省略す
る。
域の形成工程である。
強誘電体膜16及び第2導電膜17のエッチングについ
て詳細に説明する。
電膜17のうちエッチングにより表れた側面(エッチン
グ側面)を下地絶縁膜0aの上面に対して垂直に近づけ
るためには、エッチングガスと被エッチング材料との化
学反応性を高めることが有効である。
グ材料が化学反応を起こして揮発性の物質を生成し排気
されることで被エッチング材料がエッチングされる。揮
発性の反応生成物はエッチング側面に付着せずに排気さ
れるため垂直に近いエッチング形状が得られる。
よれば、エッチング生成物がエッチング側面に付着しそ
れがマスクとなるためにエッチング側面を垂直形状にし
にくい。しかも、垂直に近い形状にしようとすると、エ
ッチング側面に導電性のデポ物(フェンス)が形成され
キャパシタの特性を著しく低下させてしまう。
直に近い形状でフェンスを形成させずにエッチングする
ためには、ウェハーステージを高温にするなどの方法に
よりエッチングガスと被エッチング材料との化学反応性
を高めることが重要である。ウェハーステージを高温に
する場合、フォトレジストは耐熱性に乏しいためマスク
材料としてはフォトレジスト以外の材料を使用する必要
がある。
ングに使用されるエッチング装置を図6に基づいて説明
する。
チング装置である。
テージ32が配置されている。そのウェハステージ32
は、ヒータ32a上に静電チャック32bを搭載した構
造を有し、その静電チャック32bには第1高周波電源
33が接続されている。
32を囲む略円筒形の防着板34が配置され、その防着
板34の上部は石英板34aによって塞がれている。ま
た、石英板34a上には、第2高周波電源35が印加さ
れるアンテナコイル36が取り付けられており、アンテ
ナコイル36に高周波電力を印加することによって防着
板34内でプラズマが発生される。そのような防着板3
4と石英板34aに囲まれたエッチング雰囲気内にはガ
ス導入管40が接続されていて、図3(c) と図4(a) に
示したようなエッチング工程で、第1導電膜15、強誘
電体膜16、第2導電膜17のそれぞれのエッチングに
適したガスが導入される。なお、第1導電膜15、第2
導電膜17を構成する材料としては、化学的に安定なI
r、Ptなどの貴金属やその酸化物などが用いられてい
る。
続され、また、防着板34のうち排気管31aに近い部
分には開口34bが形成されている。減圧室31にはゲ
ートバルブ37を介してロードロック室38が隣接され
ている。そして、防着板34のうちロードロック室39
に近い部分には、シャッタ34cにより開閉されるウェ
ハ搬送口34dが形成されている。
て電極材料膜、強誘電体膜をエッチングすることについ
て説明する。 (電極材料膜のエッチング)まず、電極材料となるイリ
ジウム(Ir)膜をエッチングしてエッチングレートと温
度の関係を調べた。そのエッチング条件は、エッチング
雰囲気の圧力を0.5Paとし、第2高周波電源35か
らアンテナコイル36へのソースパワーを800wattと
し、第1高周波電源33からのバイアスパワーを300
wattとして、ウェハステージ32の温度を250℃〜4
00℃まで変化させた。
HBr とArの混合ガス、SF6 とArの混合ガスおよびCl2 と
Arの混合ガスの各々によるIr膜のエッチレートとそのス
テージ温度依存性を示す。
依存性があったが、Cl2 についてはエッチレートの温度
依存性は無かった。これによりCl2 についてはウェハー
ステージ32を高温にしても化学反応性の向上は期待で
きないが、SF6 やHBr についてはウェハーステージ32
を高温とすることで化学反応性を向上させることができ
るといえる。
に示したハードマスク18がエッチングされて保持され
ないことやエッチレートを安定に制御することが難し
い。
4を300℃以上の高温にすることによりIr、Ptなどの
貴金属やその酸化物の膜を垂直に近い形状で化学反応に
よるエッチングが可能である。
囲でウェハステージ32の温度を変化させてIr膜、IrO
x 膜、Pt膜のそれぞれのエッチング形状を調査した。そ
の結果、HBr を用いて300℃〜600℃の温度範囲に
てエッチングすることで、貴金属やその酸化物を材料の
種類の違いによらずに従来よりも垂直に近いエッチング
形状を得ることができた。
あるので、PZTなどの強誘電体膜を劣化して所望のキ
ャパシタ特性が得られなくなる。そこで、エッチング雰
囲気中にはHBr とともにO2を同時に導入した。即ち、水
素の影響については酸素と反応させて水とすることで除
去できる。水は沸点が低く減圧下で高温にされることで
容易に揮発するので、エッチング中に水素が強誘電体キ
ャパシタに取り込まれにくくなる。
性測定用のサンプルとして用意し、400℃のウェハス
テージ32上でサンプルをHBr プラズマに晒してキャパ
シタの性能を調査したところ、図8に示す結果が得られ
た。その調査において、エッチング雰囲気圧力を0.5
Paとし、第2高周波電源35からアンテナコイル36へ
のソースパワーを800wattとし、第1高周波電源33
から電極36へのバイアスパワーを0wattとして、防着
板34内に供給される酸素の濃度を0%〜50%まで変
化させてサンプルキャパシタの分極電荷量Qswを調べ
た。
とによりキャパシタの劣化が抑えられることがわかっ
た。図8に示す分極電荷量Qswは、キャパシタに印加す
る電圧を±5Vとして得られた。なお、図8において、
Top 、Centor及びBottomは、複数のキャパシタが形成さ
れた半導体ウェハのオリエントフラットを下側にした場
合の半導体ウェハの位置を示している。
変化させてエッチレートを測定したところ、図9に示す
ような実験結果が得られた。図9によれば、O2濃度を8
0%以上にしても、Ir、IrO x 、Ptのそれぞれの膜につ
いては十分なエッチレートが得られたので、懸念された
ようなエッチレートの極端な低下は無かった。これによ
りHBr とO2の混合ガスには貴金属又は貴金属酸化物のエ
ッチャントとして十分な能力があることがわかった。さ
らに、図には示していないが、ウェハ加熱温度を700
℃としても十分なエッチングレートが得られた。この場
合でも、SiO2のエッチングレートはほんの僅か増加し
た。
板34内の圧力を0.5Paとし、第2高周波電源35
からアンテナコイル36へのソースパワーを800watt
とし、第1高周波電源33のバイアスパワーを300wa
ttとして、防着板34内に流すHBr-O2ガス中のO2の濃度
を50%〜90%まで変化させて行われた。
に固定してバイアスパワーを変化させた場合のIr膜、Ir
O x 膜、Pt膜及びSiO2膜の各々のエッチレートを調査し
たところ、図10に示す結果が得られた。
よりIr膜、IrO x 膜、Pt膜の各々のエッチレートが向上
したが、バイアスパワーの上昇にともなうシリコン酸化
膜(SiO2)のエッチレートの増加はIr膜、IrO x 膜、Pt
膜に比べて顕著でなかった。なお、HBr とO2を使用しな
い通常のエッチングにおいてはバイアスパワーを増加さ
せるとシリコン酸化膜に対する導電膜のエッチング選択
比は著しく低下する。
とによりシリコン酸化膜に対する選択比が向上し、これ
についても高温エッチングの特徴である。
おいては、エッチング雰囲気内の圧力を0.5Paと
し、第2高周波電源35からアンテナコイル36へのソ
ースパワーを800wattとし、円筒状の防着板34内に
流すHBr-O2ガス中のO2の濃度を80%とし、第1高周波
電源33のバイアスパワーを200wattから400watt
まで変化させた。
ガスを用い、さらに基板温度、バイアスパワー、ガス混
合比などを調整することにより、貴金属又は貴金属酸化
物の膜を高速かつ高選択なエッチングが可能であること
がわかった。
ャパシタの性能の劣化抑制の観点から少なくとも10%
に設定する必要がある。さらに、エッチレートの観点か
らはO2の濃度を90%以下にすることが望ましい。さら
に、HBr とO2を含むガスを用いてウェハステージ32の
温度を300℃以上の高温とすると、強誘電体キャパシ
タや高誘電体キャパシタの電極材料として使用されてい
るIr、Ptなどの貴金属やその酸化物を高エッチングレー
トで、且つ下地絶縁膜10bを構成するSiO2に対して選
択的にエッチングすることが可能になる。
グ条件によって電極材料膜をパターニングすることにつ
いて説明する。
ング工程において、上部電極17aを構成する第2導電
膜17のエッチングについてはHBr-Ar系ガスを使用し、
さらに、誘電体膜16aを構成するPZT膜16のエッ
チングについてはCl2-Ar系を使用した。また、下部電極
15aを構成する第1導電膜15のエッチングについて
はHBr-O2を使用した。
エッチング条件を固定し、さらに第1導電膜15のエッ
チング時に導入される酸素の濃度を20%〜90%まで
変化させてエッチングした。また、エッチングの際には
キャパシタ平面形状のハードマスクを使用した。
ような結果が得られた。
合ガスを用いて第1導電膜15をエッチングして下部電
極15aを形成した後の状態を示す。これによれば、キ
ャパシタQの側壁にデポジションDが付着している。
合ガスを用いて第1導電膜15をエッチングして下部電
極15aを形成した後の状態を示す。これによれば、キ
ャパシタQの側壁にデポジションDが付着している。
%と90%のHBr-O2混合ガスを用いて第1導電膜15を
エッチングして下部電極15aを形成した後の状態を示
す。これによれば、キャパシタQの側壁にデポジション
の発生は見られない。
ってキャパシタの側壁に付着するデポジションを抑制で
きることがわかった。
ャパシタ性能の劣化抑制の観点から少なくとも10%と
する必要がある。しかし、側壁デポジション付着抑制の
観点からは80%以上とする必要がある。さらに、図9
に示したように、エッチレートの観点からは90%以下
とすることが望ましい。
80%〜90%が適している。また、HBr とO2を含むガ
スを用いてステージ温度を例えば300℃以上の高温と
することにより、強誘電体キャパシタや高誘電体キャパ
シタの電極材料として使用されているIr、Ptなどの貴金
属やその酸化物の膜について、キャパシタQの側壁にフ
ェンスを形成させずに垂直に近い形状でエッチングする
ことが可能である。
料のエッチングの検討も行った。Cl 2 を含むガスを用い
ても電極材料膜をエッチングすることはできたが、Ir膜
やIrO x 膜のエッチングではキャパシタ側面に導電性の
フェンスが形成され、さらに、Pt膜のエッチングでは粒
状の生成物が大量に発生した。
チングガスとしては適していない。しかし、フェンスの
除去ができれば、塩素ガスを用いてもよい。
膜をCl2-Ar系ガスのプラズマでエッチングし、上部電極
17a及び下部電極15aとなる第1及び第2導電膜1
5,17をCl2-O2系ガスのプラズマでエッチングして得
られたキャパシタQの断面を示している。図12によれ
ば、キャパシタQの側面に導電性のフェンスfが形成さ
れているのが観察できる。それらの導電膜15a,17
aのエッチングの際には、Cl2 を流量10sccm、O2を流
量40sccmでエッチング雰囲気に導入した。
をCl2-Ar系ガスプラズマでエッチングし、上部電極17
a及び下部電極15aとなる第1及び第2導電膜15,
17をHBr-O2混合ガスプラズマでエッチングして得られ
たキャパシタQの断面を示している。
電性のフェンスは存在しない。それらの導電膜15,1
7のエッチングの際にはHBr を流量10sccm、O2を流量
40sccmでエッチング雰囲気に導入した。
除去についてはフッ素系ガスも有効である。従って、HB
r 又はCl2 を含むガスにフッ素系ガスを添加しても良
い。(強誘電体材料膜のエッチング)次に、キャパシタ
を構成する強誘電体膜のパターニングについて説明す
る。
チングする場合には、キャパシタ側面にフェンスを形成
させずに垂直形状とすると同じようにキャパシタの性能
を劣化させないことが重要である。
エッチングする場合のPZT膜のエッチレートの温度依
存性を調べたところ、図14に示すような結果が得ら
れ、エッチレートの温度依存性はほとんど無いことがわ
かった。従って、HBr-Ar系ガスを使用したPZT膜のエ
ッチングは殆どスパッタに起因している。
に示したICPプラズマエッチング装置を使用した。な
お、図14に示した実験では、円筒状の防着板34内の
圧力を0.5Paとし、第2高周波電源35からアンテ
ナコイル36へのソースパワーを800wattとし、第1
高周波電源33のバイアスパワーを300wattとして、
ウェハステージ温度を250℃〜400℃まで変化させ
た。
いた場合のHBr によるIrO2膜、PZT膜、Pt膜のそれぞ
れのエッチレートのバイアスパワー依存性の実験結果を
図15に示す。図15によれば、HBr-Ar系ガスのプラズ
マによるPZT膜のエッチレートはバイアスパワーには
ほとんど依存しなかいことが明らかになった。しかも、
HBr-Ar系によるPZT膜のエッチングは、化学反応によ
るエッチングは期待できずバイアスパワーなどを調整し
ても高速なエッチングはできない。
たICPプラズマエッチング装置を使用した。なお、図
15に示した実験では、円筒状の防着板34内の圧力を
0.5Paとし、第2高周波電源35からアンテナコイ
ル36へのソースパワーを800wattとし、ウェハステ
ージ温度を400℃とし、第1高周波電源33のバイア
スパワーを200watt〜400wattまで変化させた。
性測定用のサンプルとして用意し、400℃のウェハス
テージ32上でサンプルを各種ガスのプラズマに晒して
キャパシタの分極電荷量Qswを調査したところ図16に
示すような結果が得られた。図16に示す分極電荷量Q
swは、キャパシタに印加する電圧を±5Vとして得られ
た。その調査に使用したエッチング装置は、図6に示し
たICPプラズマエッチング装置である。
前の数字は流量(sccm)を示し、温度はプラズマ中での
基板温度であり、O2ANLは酸素アニールである。
を0.5Paとし、第2高周波電源35からアンテナコイ
ル36へのソースパワーを800wattとし、第1高周波
電源33から電極36へのバイアスパワーを0wattとし
た。
r 系のガスプラズマに晒されたキャパシタの性能は著し
く劣化する。また、図16の、に示すように、Arを
含むHBr 系のプラズマに晒したキャパシタを、その後に
酸素雰囲気でアニールを行ってもキャパシタの分極電荷
量Qswは十分に復帰しなかった。しかし、図16の〜
に示すように、Cl2 系プラズマガス又はArプラズマガ
スに晒されたキャパシタの性能は殆ど劣化しなかった。
また、ウェハステージ温度はキャパシタの劣化にほとん
ど影響しなかった。 これらの結果から強誘電体材料膜
のエッチングにはCl2 を含むガスが適している。
ッチングに用いられるHBr とO2の混合ガスのプラズマに
よるPZT膜のエッチングレートは低い。また、塩素(C
l2)にO2を入れてもPZT膜のエッチングレートは高く
ならないので、強誘電体膜や高誘電体膜をエッチングす
る際には酸素以外のガスを導入することが好ましい。
料であるPZT膜16の下地はPt膜14となる。PZT
膜16は、上記のようにCl2 を含んだガスを使用してエ
ッチングされるが、PZT膜16の表面には凹凸が存在
する。このため、終点検出装置(EPD)を用いてPZ
T膜16のジャストエッチング状態を検出した時には、
その下のPt膜14がかなりエッチングされた状態となっ
てしまう。従って、Pt膜14から発生する粒状の生成物
がPZT膜16のエッチング側面に大量に付着してしま
う。
ッチング時に使用されるHBr-O2系のプラズマによって大
部分除去されるが、その一部はPZT膜のエッチング側
面に残った状態となる。その粒状の生成物は、導電性物
質であるためキャパシタリークの原因となる。
成物をなるべく発生させないことが重要である。
めに実験を行った。
ること、エッチング反応雰囲気の圧力を変えることと、
Cl2 分圧を変えることの3項目について行った。この実
験の結果を、図17、図18、図19に示す。
℃にしてPZT膜をエッチングした後の状態を示し、図
17(b) は、ウェハステージ温度を350℃にしてPZ
T膜をエッチングした後の状態を示している。これらの
場合、Cl2 を流量40sccm、Arを流量10sccmでエッチ
ング雰囲気に導入してそのエッチング雰囲気を0.15
Paとした。
圧力を0.5PaにしてPZT膜をエッチングした後の状
態を示し、図18(b) はエッチング雰囲気の圧力を0.
15PaにしてPZT膜をエッチングした後の状態を示し
ている。これらの場合、Cl2を流量40sccm、Arを流量
10sccmでエッチング雰囲気に導入してウェハステージ
温度を350℃に設定した。
cm、Arを流量10sccmでエッチング雰囲気に導入してP
ZT膜をエッチングした後の状態を示し、図19(b)
は、Cl 2 を流量10sccm、Arを流量40sccmでエッチン
グ雰囲気に導入してPZT膜をエッチングした後の状態
を示している。これらの場合、エッチング雰囲気を0.
15Paとし、ウェハステージ温度を350℃に設定し
た。
いて、PZT膜の側面には多くの粒状物が付着している
ことがわかる。これに対して、図17(b) 、図18(b)
、図19(b) において、PZT膜の側面には粒状物が
付着せず、また、付着しても僅かであった。
ら、ウェハステージ温度を低くし、反応雰囲気圧力を低
くし、塩素分圧を低くすることが、キャパシタ側壁での
生成物の発生を抑制する効果があった。即ち、Cl2 とPt
の反応を抑制すれば良いということがいえる。
図19(a),(b) においてキャパシタ形状パターンの周辺
にはPt膜の表面に凹凸があり、PZT膜をジャストエッ
チした状態ではその下のPt膜上にPZTの一部が粒状に
残った状態となっている。
1導電膜15のエッチングにはHBr-O2系が使用される
が、そのガスのプラズマによるPZTのエッチレートが
低いためにPZT残渣物がマスクとなって第1導電膜1
5にもエッチング残が発生してしまう。そのような不都
合を解消するために、PZT膜のエッチング後にさらに
膜厚換算で20%程度のオーバーエッチをかける必要が
ある。
PZT膜をエッチングすると側面のテーパー角が緩く
(小さく)なってくる。
留物を発生させないために、化学反応によるエッチング
を抑えてスパッタによるエッチングの要素を増やすして
もよいが、キャパシタのテーパー角が緩くなる。化学反
応によるエッチングを抑制する方法として、エッチング
時のウェハステージ温度を低くする方法がある。図20
(a) は、ウェハステージ温度を300℃として第2導電
膜17から第1導電膜15までをエッチングしてキャパ
シタQを形成した状態を示している。また、図20(b)
は、ウェハステージ温度を400℃として第2導電膜1
7から第1導電膜15までをエッチングしてキャパシタ
Qを形成した状態を示している。
パー角θは76度となる。これに対して、図20(b) に
示すキャパシタQ側面のテーパー角θは79度となる。
せないために、PZT膜のエッチングを2ステップエッ
チングとすることも有効である。その第1ステップでは
Cl2とPZTとの化学反応的なエッチングを行い、その
下のPt膜が露出するPZT膜のジャストエッチング手前
で第2ステップとしてステージ温度やガス流用や反応圧
力などを変更してスパッタ反応的なエッチングに変える
ことによりPt膜との反応を抑えて粒状残の発生を抑制し
てもよい。(エッチング後のプラズマ後処理)CF4 、C4
F8、CHF3のようなフッ素系のガスをエッチングに添加す
ることもキャパシタ側面のテーパー角度向上には有効で
ある。しかも、フッ素系のガスを添加することでエッチ
レートも向上する。
膜、第2導電膜をエッチングしてキャパシタを形成した
後にキャパシタの側壁に側壁デポが付着していることが
ある。そこで、その側壁デポジションを除去するための
実験を行った。
2μmのシリコン酸化膜(TEOS酸化膜)を順に形成
してなる二層構造のハードマスク18を使用して、スタ
ックキャパシタ用多層構造膜をサンプルとしてエッチン
グし、その後にハードマスクのTEOS酸化膜を除去し
た。シリコン酸化膜は、TEOSをソースとして形成さ
れる。
sccm、C4F8を流量5sccmで導入したプラズマ雰囲気中に
そのサンプルを15秒間晒したところ、キャパシタの側
壁に付着するデポが除去された。このエッチングにおい
て、雰囲気圧力を0.4Pa、ソースパワーを800wat
t、バイアスパワーを700watt、ステージ温度を40
0℃とした。
に、HBr とO2とC4F8の混合ガスによるプラズマに比較的
短時間晒すことで側壁デポが除去できることがわかっ
た。
タ側壁へのデポ物を付着させない効果があり、これによ
りキャパシタのリーク電流が低下するとともにキャパシ
タの側壁の角度をさらに大きくする。
上記したように、エッチング雰囲気にHBr とO2を導入す
るのが好ましいが、オーバーエッチングにより側壁デポ
を除去しても完全ではない。これは、エッチングガスの
反応性が少ないので、エッチング生成物がキャパシタ側
壁に再付着する、と考えられる。そこで、エッチングガ
スにフッ素系のガスを添加して、エッチングの反応性を
向上させることについて次に説明する。
膜15をエッチングする際に、エッチングガスにC4F8を
流量5sccmで添加してリーク電流を調査した結果を示し
ている。この場合、同時にソースパワーを800wattか
ら1000wattに増加させ、且つバイアスパワーを70
0wattから500wattに減少させて半導体ウェハにかか
る電圧を下げている。
添加した条件により形成された下部電極を有するキャパ
シタ(♯17、♯19)のリーク電流は、C4F8未添加で
形成された下部電極を有するキャパシタ(♯10)のリ
ーク電流に比べて、2桁〜3桁程度改善された。C4F8を
添加した条件により形成された下部電極を有するキャパ
シタ(♯17、♯19)の側壁の下地絶縁膜10bに対
するテーパー角θは84度であった。これに対して。C4
F8未添加で形成された下部電極を有するキャパシタ(♯
10)の側壁の下地絶縁膜10bに対するテーパー角θ
は80度であった。
(第2導電膜)、強誘電体膜、下部電極(第1導電膜)
のそれぞれの構成材料とエッチング条件を表1、表2、
表3に示す。
のパターニングのためのエッチング時にフッ素系ガスを
添加することは、エッチング安定化の効果もある。例え
ば、図6に示したエッチング装置においてエッチング累
積処理枚数が増えても、導電膜のパターニングにかかる
エッチング時間が増えず、ほぼ一定になった。フッ素系
ガスを添加しない場合には、エッチング累積処理枚数が
増えるにつれて、導電膜のエッチングの時間が長くな
る。(キャパシタの他の形成例)図4(b) とは異なる下
部電極構造のキャパシタの形成工程を図21(a),(b) に
示す。
膜10bの上にIr膜51aを200nm、IrO x 膜51b
を30nm、PtO 膜51cを23nm、Pt膜51dを50nm
の厚さに順に形成し、それらの多層構造膜を第1導電膜
15とする。さらに、第1導電膜15上に強誘電体膜1
6としてPZT膜を200nmの厚さに形成し、強誘電体
膜16上に第2導電膜17としてIrO x 膜を200nmの
厚さに形成する。その後、第2導電膜17上にTiN 膜1
8aを200nm、シリコン酸化膜18bを1000nmを
順に形成する。シリコン酸化膜18bは、成長ソースと
してTEOSを用いて成長する。
ターンを用いてTiN 膜18aとシリコン酸化膜18bを
エッチングしてハードマスク18を形成する。この場
合、それぞれ別のエッチャーを用いてシリコン酸化膜1
8bとTiN 膜18aをエッチングする。以下にキャパシ
タを形成するためのエッチングの詳細を示す。
合、キャパシタの劣化とキャパシタ側面でのフェンスの
形成とを抑制するためにステップエッチにてエッチング
する。第1及び第2導電膜15,17はHBr を含むガス
でエッチングし、PZT強誘電体膜16はCl2 を含むガ
スでエッチングする。この場合は、3ステップエッチン
グである。
く、キャパシタの性能を劣化させてしまう。そのためP
ZT膜は、Cl2 ガスでエッチングする。また、Cl2 ガス
にO2を添加すると、PZT膜のエッチレートが著しく低
下しエッチング残が第1導電膜15上に発生するので、
PZT膜のエッチングには酸素を添加しない。さらに、
前述したように、フッ素系ガスを添加すると、エッチン
グ側面のテーパー角度の向上、エッチング側面でのデポ
ジション付着の抑制、膜のエッチレートの向上などの効
果がある。
系のガスを添加しても良い。PZT強誘電体膜16の下
地がPt膜51dの場合、Pt膜51dがCl2 プラズマでエ
ッチングされることにより粒状の生成物が発生してキャ
パシタの側壁に付着する。それを抑制するために、PZ
T強誘電体膜16のエッチングが有る程度進んでから、
ウェハステージ温度を低下させたり、或いはPt膜51d
と反応し難い条件でPZT強誘電体膜16をエッチング
するという2ステップ工程を採用してもよい。これによ
り、キャパシタは4ステップエッチング工程で形成され
る。
ハステージ温度の最適値が異なる場合がある。その場
合、各ステップ毎にエッチングチャンバーを変更する方
法を採用し、流れ作業に即したエッチング方法としても
よい。また、ハードマスク18を除去した後に、プラズ
マ後処理によりキャパシタの側壁デポジションを除去し
てもよい。以下にそれらのエッチング方法の例を示すが
それら以外にも多くのエッチング方法がある。
に示すような構造のキャパシタが形成される。即ち、ハ
ードマスク18を用いた第2導電膜17のエッチングに
よりキャパシタの上部電極17aが形成され、続いて、
強誘電体膜16をエッチングすることによりキャパシタ
の誘電体膜16aが形成され、さらに第1導電膜15の
エッチングにより上部電極15aが形成される。
ン酸化膜18bの除去には酸化膜エッチャーを使用し、
またTiN 膜18aの除去にはダウンフローアッシャーや
過酸化アンモニアを使用する。
ターニングのためのエッチング条件の例を表1〜表5に
示す。その多層構造膜の膜厚は上記した通りである。ま
た、表1〜表5において、OEは、膜厚に換算したオー
バーエッチング量を示し、EPDは終点検出装置を用い
てエッチングを停止することを示している。
されている。
合、Pt膜がCl2 でエッチングされることにより粒状の生
成物が発生する。その生成物発生を抑制するためにPtと
反応しにくい条件であるPZTのエッチングを2ステッ
プとしている。当然Ptと反応しにくいPZT膜エッチン
グの第2ステップの条件でPZT膜の全てをエッチング
しても良い。
とテーパー角度の向上、側壁デポの抑制、エッチレート
の向上などの効果がある。従って、各ステップにフッ素
系のガスを添加しても良い。表7、表8にはPZTエッ
チングと下部電極エッチングにC4F8ガスを5sccm添加し
た例を示したが、当然各ステップについて添加割合を調
整しても良い。
合、Pt膜がCl2 でエッチングされることにより粒状の生
成物が発生する。それを抑制するためにPZT膜エッチ
ング時のウェハステージ温度を低下させてPtとの反応を
少なくする方法を採用している。この場合、PZT膜の
エッチング側面のテーパー角度が緩くなるので、その角
度を高くするためにフッ素系のガスを添加しても良い。
また、PZT膜のエッチングを条件を変える場合、各条
件毎に異なる複数のチャンバーでエッチングしてもよ
い。
シタの側壁に側壁デポが付着していることがある。これ
についてはマスク材料を他のエッチング装置などで除去
した後にHBr とO2とC4F8の混合ガスによるプラズマにキ
ャパシタを短時間晒すことにより除去できる。そのプラ
ズマ後処理は別のチャンバーで行っても良い。
構造であってもよい。例えば、下部電極をイリジウム膜
で構成し、さらに強誘電体膜をPZTで構成し、上部電
極を酸化イリジウムで構成するキャパシタであってもよ
い。それらの各層の膜は例えばMOCVD法により形成
される。
ャパシタについて説明したが、誘電体膜を高誘電体材料
から構成する高誘電体キャパシタを形成する際に、上記
したエッチング技術を採用してもよい。 (付記1)半導体基板の上方に下地絶縁膜を形成する工
程と、前記下地絶縁膜上に第1導電膜を形成する工程
と、前記第1導電膜の上に強誘電体材料と高誘電体材料
からなる誘電体膜を形成する工程と、前記誘電体膜の上
に第2導電膜を形成する工程と、臭素を含む第1雰囲気
中において前記第2導電膜を選択的にエッチングして前
記第2導電膜をキャパシタ上部電極にする工程と、塩素
を含む第2雰囲気中において、前記誘電体膜を選択的に
エッチングして前記誘電体膜をキャパシタ誘電体膜にす
る工程と、臭素を含む第3雰囲気中において、前記第1
導電膜を選択的にエッチングして前記第1導電体膜をキ
ャパシタ下部電極にする工程とを有することを特徴とす
る半導体装置の製造方法。 (付記2)半導体基板の上方に下地絶縁膜を形成する工
程と、前記下地絶縁膜上に第1導電膜を形成する工程
と、前記第1導電膜の上に強誘電体材料と高誘電体材料
からなる誘電体膜を形成する工程と、前記誘電体膜の上
に第2導電膜を形成する工程と、第1エッチングガスと
酸素が導入された第1雰囲気中において、前記第2導電
膜を選択的にエッチングして前記第2導電膜をキャパシ
タ上部電極にする工程と、酸素を含まない第2エッチン
グガスが導入された第2雰囲気中において、前記誘電体
膜を選択的にエッチングして前記誘電体膜をキャパシタ
誘電体膜にする工程と、第3エッチングガスと酸素が導
入された第3雰囲気中において、前記マスクから露出し
ている前記第1導電膜をエッチングして前記第1導電体
膜をキャパシタ下部電極にする工程とを有することを特
徴とする半導体装置の製造方法。 (付記3)前記第2導電膜をエッチングする前に、前記
第2導電膜上にはキャパシタ形状のハードマスクを形成
する工程をさらに有することを特徴とする付記1又は付
記2に記載の半導体装置の製造方法。 (付記4)前記ハードマスクは、窒化チタンと酸化シリ
コンの二層構造であることを特徴とする付記3に記載の
半導体装置の製造方法。 (付記5)前記第1雰囲気と前記第3雰囲気の少なくと
も一方は、HBr とO2が導入された雰囲気であることを特
徴とする付記1乃至付記4のいずれかに記載の半導体装
置の製造方法。 (付記6)前記第2雰囲気は、塩素とアルゴンが導入さ
れた雰囲気であることを特徴とする付記1乃至付記5の
いずれかに記載の半導体装置の製造方法。 (付記7)前記アルゴンは前記塩素より流量が多いこと
を特徴とする付記6に記載の半導体装置の製造方法。 (付記8)前記塩素は前記アルゴンよりも流量を多く
し、かつ、前記誘電体膜をエッチングした後に、前記キ
ャパシタ誘電体膜の側面の付着物を除去することを特徴
とする付記1乃至付記7のいずれかに記載の半導体装置
の製造方法。 (付記9)前記第2雰囲気と前記第3雰囲気の少なくと
も一方にフッ素含有ガスが導入されることを特徴とする
付記1乃至付記8のいずれかに記載の半導体装置の製造
方法。 (付記10)前記第1雰囲気、前記第2雰囲気、前記第
3雰囲気の少なくとも1つはプラズマ雰囲気であること
を特徴とする付記1乃至付記9いずれかに記載の半導体
装置の製造方法。 (付記11)前記第1導電膜のエッチング後に、前記キ
ャパシタ誘電体膜をプラズマ雰囲気に曝す工程をさらに
有することを特徴とする付記1乃至付記10のいずれか
に記載の半導体装置の製造方法。 (付記12)前記プラズマ雰囲気には、フッ素が含まれ
ていることを特徴とする付記11に記載の半導体装置の
製造方法。 (付記13)前記第2雰囲気中での前記誘電体膜のエッ
チングは、条件を変えて複数のステップによりエッチン
グされることを特徴とする付記1乃至付記10のいずれ
かに記載の半導体装置の製造方法。 (付記14)前記誘電体膜のエッチングは、最後の条件
では、それ以前の条件よりもスパッタ要素が高いことを
特徴とする付記13に記載の半導体装置の製造方法。 (付記15)前記第2雰囲気は、各条件毎に異なるチャ
ンバー内で行われることを特徴とする付記13に記載の
半導体装置の製造方法。 (付記16)前記条件は、前記基板への加熱温度、エッ
チング雰囲気圧力、ガス分圧の少なくとも1つの変更で
あることを特徴とする付記13に記載の半導体装置の製
造方法。 (付記17)前記下地絶縁膜は、酸化シリコン膜である
ことを特徴とする付記1乃至付記16のいずれかに記載
の半導体装置の製造方法。 (付記18)前記第1導電膜、前記誘電体膜、前記第2
導電膜の少なくとも1つは、オーバーエッチングがなさ
れることを特徴とする付記1乃至付記17のいずれかに
記載の半導体装置の製造方法。 (付記19)前記強誘電体膜は、PZT系材料又はビス
マス化合物材料であることを特徴とする付記1乃至付記
18のいずれかに記載の半導体装置の製造方法。 (付記20)前記第1導電膜と前記第2導電膜の少なく
とも一方は、イリジウム、酸化イリジウム、プラチナ、
酸化プラチナ、SROのいずれかの単層膜、又は、イリ
ジウム、酸化イリジウム、プラチナ、酸化プラチナ、S
ROのいずれかが選択された多層構造膜であることを特
徴とする付記1乃至付記19のいずれかに記載の半導体
装置の製造方法。
パシタ電極を構成する導電膜をパターニングのためにエ
ッチングする際にBr含有雰囲気中で行い、キャパシタ誘
電体膜を構成する強誘電体膜又は高誘電体膜のパターニ
ングのためにエッチングする際にはCl含有雰囲気中で行
っているので、キャパシタ電極のパターンはその側面が
垂直に近い形状になって半導体デバイスの高集積化に寄
与する一方、誘電体膜のパターンは膜質劣化が抑制され
てキャパシタ特性の劣化を防止できる。
を構成する導電膜をパターニングのためにエッチングす
る際に酸素を含むエッチング雰囲気中で行い、キャパシ
タ誘電体膜を構成する強誘電体膜又は高誘電体膜のパタ
ーニングのためにエッチングする際には酸素以外のエッ
チングガスを含むエッチング雰囲気中で行っているの
で、キャパシタ電極のエッチングの際に誘電体膜が酸化
物である場合に誘電体膜の劣化を抑制できる一方、誘電
体膜のエッチングの際のエッチングレートの低下を防止
できる。
を示す断面図である。
導体装置の形成工程を示す断面図(その1)である。
導体装置の形成工程を示す断面図(その2)である。
体装置の形成工程を示す断面図(その3)である。
導体装置の形成工程を示す断面図(その4)である。
形成に用いられるエッチング装置の一例を示す構成図で
ある。
キャパシタ用電極に使用されるイリジウムのエッチング
レートとステージ温度との関係を示す図である。
キャパシタをHBr と酸素の混合ガスプラズマに曝した場
合の分極電荷量と酸素濃度の関係を示す図である。
キャパシタ用電極に使用されるイリジウム膜、酸化イリ
ジウム膜及びプラチナ膜と、絶縁膜として使用されるシ
リコン酸化膜のそれぞれをHBr と酸素の混合ガスプラズ
マでエッチングした場合のエッチングレートとHBr 濃度
の関係を示す図である。
置のキャパシタ用電極に使用されるイリジウム膜、酸化
イリジウム膜及びプラチナ膜と、絶縁膜として使用され
るシリコン酸化膜のそれぞれをHBr と酸素の混合ガスプ
ラズマでエッチングした場合のエッチングレートとバイ
アスパワーの関係を示す図である。
る半導体装置のキャパシタ下部電極形成に使用されるHB
r-O2混合ガス中のO2の濃度の変化に応じたキャパシタ側
面での導電性フェンスの付着状態を写真を基に描いた斜
視図である。
置のキャパシタ電極の形成にCl2-O2混合ガスを用いた場
合のキャパシタの断面図である。
置のキャパシタ電極の形成にHBr-O2混合ガスを用いた場
合のキャパシタの断面図である。
置のキャパシタ用誘電体膜となるPZT膜のエッチング
にHBr-Ar混合ガスを用いた場合のキャパシタの断面図で
ある。
置のキャパシタに使用される酸化イリジウム膜、PZT
膜、プラチナ膜のそれぞれをHBr-Ar混合ガスをエッチン
グする場合のバイアスパワーとエッチングレートの関係
を示す図である。
置のキャパシタを種々のガスプラズマに曝した場合の分
極電荷量と処理条件の関係を示す図である。
半導体装置のキャパシタを構成するPZT膜のエッチン
グ時の温度を変えた場合のPZT膜のエッチング側面で
のエッチング生成物の付着の相違を写真を基に描いた斜
視図である。
半導体装置のキャパシタを構成するPZT膜のエッチン
グ時の圧力を変えた場合のPZT膜のエッチング側面で
のエッチング生成物の付着の相違を写真を基に描いた斜
視図である。
半導体装置のキャパシタを構成するPZT膜のエッチン
グ時の塩素分圧を変えた場合のPZT膜のエッチング側
面でのエッチング生成物の付着の相違を写真を基に描い
た斜視図である。
半導体装置のキャパシタを形成するためのエッチング時
のウェハステージ温度の違いによるキャパシタ側面のテ
ーパー角の違いを示す斜視図である。
置のキャパシタを形成するためのエッチング条件の相違
によるキャパシタリーク電流の差を示す図である。
半導体装置の他のキャパシタの形成工程を示す断面図で
ある。
…ゲート絶縁膜、4a,4b…ゲート電極、5a,5
b,5c…不純物拡散領域、6…サイドウォールスペー
サ、7…カバー絶縁膜、8…層間絶縁膜、9…導電性プ
ラグ、10…酸化防止絶縁膜、11a,11b…導電性
プラグ、12…Ir膜、13…PtO 膜、14…Pt膜、15
…第1導電膜、15a…上部電極、16…強誘電体膜、
16a…誘電体膜、17…第2導電膜、17a…上部電
極、18…ハードマスク、19…保護膜、20…層間絶
縁膜、21…導電性プラグ、22…層間絶縁膜、23…
プラグ、31…減圧室、32…ウェハステージ、32a
…ヒータ、32b…静電チャック、33…高周波電源、
34…防着板、35…高周波電源、36…アンテナコイ
ル、37…ゲートバルブ、38…ロードロック室、40
…ガス導入管、51a…イリジウム膜、51b…酸化イ
リジウム膜、51c…酸化プラチナ膜、51d…プラチ
ナ膜。
Claims (7)
- 【請求項1】半導体基板の上方に下地絶縁膜を形成する
工程と、 前記下地絶縁膜上に第1導電膜を形成する工程と、 前記第1導電膜の上に強誘電体材料と高誘電体材料から
なる誘電体膜を形成する工程と、 前記誘電体膜の上に第2導電膜を形成する工程と、 臭素を含む第1雰囲気中において前記第2導電膜を選択
的にエッチングして前記第2導電膜をキャパシタ上部電
極にする工程と、 塩素を含む第2雰囲気中において、前記誘電体膜を選択
的にエッチングして前記誘電体膜をキャパシタ誘電体膜
にする工程と、 臭素を含む第3雰囲気中において、前記第1導電膜を選
択的にエッチングして前記第1導電体膜をキャパシタ下
部電極にする工程とを有することを特徴とする半導体装
置の製造方法。 - 【請求項2】半導体基板の上方に下地絶縁膜を形成する
工程と、 前記下地絶縁膜上に第1導電膜を形成する工程と、 前記第1導電膜の上に強誘電体材料と高誘電体材料から
なる誘電体膜を形成する工程と、 前記誘電体膜の上に第2導電膜を形成する工程と、 第1エッチングガスと酸素が導入された第1雰囲気中に
おいて、前記第2導電膜を選択的にエッチングして前記
第2導電膜をキャパシタ上部電極にする工程と、 酸素を含まない第2エッチングガスが導入された第2雰
囲気中において、前記誘電体膜を選択的にエッチングし
て前記誘電体膜をキャパシタ誘電体膜にする工程と、 第3エッチングガスと酸素が導入された第3雰囲気中に
おいて、前記マスクから露出している前記第1導電膜を
エッチングして前記第1導電体膜をキャパシタ下部電極
にする工程とを有することを特徴とする半導体装置の製
造方法。 - 【請求項3】前記第2導電膜をエッチングする前に、前
記第2導電膜上にはキャパシタ形状のハードマスクを形
成する工程をさらに有することを特徴とする請求項1又
は請求項2に記載の半導体装置の製造方法。 - 【請求項4】前記第1雰囲気と前記第3雰囲気の少なく
とも一方は、HBr とO2が導入された雰囲気であることを
特徴とする請求項1乃至請求項3のいずれかに記載の半
導体装置の製造方法。 - 【請求項5】前記第2雰囲気は、塩素とアルゴンが導入
された雰囲気であることを特徴とする請求項1乃至請求
項4のいずれかに記載の半導体装置の製造方法。 - 【請求項6】前記第2雰囲気と前記第3雰囲気の少なく
とも一方にフッ素含有ガスが導入されることを特徴とす
る請求項1乃至請求項5のいずれかに記載の半導体装置
の製造方法。 - 【請求項7】前記第2雰囲気中での前記誘電体膜のエッ
チングは、条件を変えて複数のステップによりエッチン
グされることを特徴とする請求項1乃至請求項6のいず
れかに記載の半導体装置の製造方法。
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US10/283,277 US6682944B2 (en) | 2002-02-28 | 2002-10-30 | Semiconductor device manufacturing method |
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006344785A (ja) * | 2005-06-09 | 2006-12-21 | Fujitsu Ltd | 半導体装置とその製造方法 |
WO2008114413A1 (ja) * | 2007-03-20 | 2008-09-25 | Fujitsu Microelectronics Limited | 半導体装置の製造方法 |
JP2009146931A (ja) * | 2007-12-11 | 2009-07-02 | Fujitsu Microelectronics Ltd | 半導体装置の製造方法 |
Families Citing this family (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4865978B2 (ja) * | 2002-02-28 | 2012-02-01 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
WO2004093193A1 (ja) * | 2003-04-15 | 2004-10-28 | Fujitsu Limited | 半導体装置の製造方法 |
US7105400B2 (en) * | 2003-09-30 | 2006-09-12 | Kabushiki Kaisha Toshiba | Manufacturing method of semiconductor device |
JP3785170B2 (ja) * | 2003-12-01 | 2006-06-14 | 株式会社東芝 | 半導体装置及びその製造方法 |
JP4551725B2 (ja) * | 2004-09-13 | 2010-09-29 | Okiセミコンダクタ株式会社 | 半導体装置の製造方法 |
JP2006093451A (ja) * | 2004-09-24 | 2006-04-06 | Toshiba Corp | 半導体装置 |
JP2006147771A (ja) * | 2004-11-18 | 2006-06-08 | Oki Electric Ind Co Ltd | 強誘電体メモリ及びその製造方法 |
KR100663356B1 (ko) * | 2005-02-14 | 2007-01-02 | 삼성전자주식회사 | 부분적 화학기계적 연마공정을 갖는 강유전체 메모리 소자제조방법들 |
JP4882548B2 (ja) | 2006-06-30 | 2012-02-22 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
JP2008028229A (ja) * | 2006-07-24 | 2008-02-07 | Seiko Epson Corp | 強誘電体メモリの製造方法 |
JP5510162B2 (ja) * | 2010-07-30 | 2014-06-04 | 日立金属株式会社 | 圧電体薄膜ウェハの製造方法、圧電体薄膜素子、及び圧電体薄膜デバイス |
US9837605B2 (en) | 2013-08-16 | 2017-12-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Memory cell having resistance variable film and method of making the same |
US9224592B2 (en) * | 2013-09-12 | 2015-12-29 | Texas Intruments Incorporated | Method of etching ferroelectric capacitor stack |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3122579B2 (ja) | 1994-07-27 | 2001-01-09 | シャープ株式会社 | Pt膜のエッチング方法 |
JP2953974B2 (ja) * | 1995-02-03 | 1999-09-27 | 松下電子工業株式会社 | 半導体装置の製造方法 |
KR100413649B1 (ko) * | 1996-01-26 | 2004-04-28 | 마츠시타 덴끼 산교 가부시키가이샤 | 반도체장치의제조방법 |
JP3024747B2 (ja) | 1997-03-05 | 2000-03-21 | 日本電気株式会社 | 半導体メモリの製造方法 |
EP1048064A1 (en) * | 1998-01-13 | 2000-11-02 | Applied Materials, Inc. | Etching methods for anisotropic platinum profile |
US6232174B1 (en) * | 1998-04-22 | 2001-05-15 | Sharp Kabushiki Kaisha | Methods for fabricating a semiconductor memory device including flattening of a capacitor dielectric film |
KR100319879B1 (ko) | 1998-05-28 | 2002-08-24 | 삼성전자 주식회사 | 백금족금속막식각방법을이용한커패시터의하부전극형성방법 |
US6368517B1 (en) * | 1999-02-17 | 2002-04-09 | Applied Materials, Inc. | Method for preventing corrosion of a dielectric material |
JP2001036024A (ja) | 1999-07-16 | 2001-02-09 | Nec Corp | 容量及びその製造方法 |
KR100309077B1 (ko) * | 1999-07-26 | 2001-11-01 | 윤종용 | 삼중 금속 배선 일 트랜지스터/일 커패시터 및 그 제조 방법 |
-
2002
- 2002-02-28 JP JP2002054440A patent/JP2003257942A/ja active Pending
- 2002-10-24 TW TW091124744A patent/TWI267916B/zh not_active IP Right Cessation
- 2002-10-30 US US10/283,277 patent/US6682944B2/en not_active Expired - Lifetime
- 2002-11-06 DE DE60238952T patent/DE60238952D1/de not_active Expired - Lifetime
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- 2002-11-26 KR KR1020020073857A patent/KR100832683B1/ko not_active IP Right Cessation
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006344785A (ja) * | 2005-06-09 | 2006-12-21 | Fujitsu Ltd | 半導体装置とその製造方法 |
WO2008114413A1 (ja) * | 2007-03-20 | 2008-09-25 | Fujitsu Microelectronics Limited | 半導体装置の製造方法 |
KR101110802B1 (ko) | 2007-03-20 | 2012-02-24 | 후지쯔 세미컨덕터 가부시키가이샤 | 반도체장치의 제조방법 |
JP5040993B2 (ja) * | 2007-03-20 | 2012-10-03 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
US8628981B2 (en) | 2007-03-20 | 2014-01-14 | Fujitsu Semiconductor Limited | Method of manufacturing a ferroelectric-capacitor memory device including recovery annealing |
JP2009146931A (ja) * | 2007-12-11 | 2009-07-02 | Fujitsu Microelectronics Ltd | 半導体装置の製造方法 |
Also Published As
Publication number | Publication date |
---|---|
US20030166326A1 (en) | 2003-09-04 |
EP1341218A3 (en) | 2004-08-11 |
EP1592046A3 (en) | 2008-05-07 |
US6682944B2 (en) | 2004-01-27 |
KR100832683B1 (ko) | 2008-05-27 |
EP1341218B1 (en) | 2012-01-11 |
EP1592046A2 (en) | 2005-11-02 |
EP1592046B1 (en) | 2011-01-12 |
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