KR100663356B1 - 부분적 화학기계적 연마공정을 갖는 강유전체 메모리 소자제조방법들 - Google Patents

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Abstract

부분적 화학기계적 연마공정을 갖는 강유전체 메모리 소자의 제조방법들을 제공한다. 이 방법들은 반도체기판 상에 층간절연막을 구비한다. 상기 층간절연막을 관통하여 상기 반도체기판을 노출시키는 콘택홀을 형성한다. 상기 콘택홀을 갖는 층간절연막 상에 상기 콘택홀을 채우는 금속막을 형성한다. 상기 층간절연막 상부가 노출될 때까지 상기 금속막을 평탄화하여 매몰 콘택 플러그(buried contact plug;BC plug)를 형성한다. 상기 매몰 콘택 플러그를 갖는 반도체기판 상에 접착층, 산화방지막, 하부도전막, 강유전체막 및 상부도전막을 차례로 형성하되, 상기 강유전체막 하부의 막들 중 선택되는 어느 하나의 막을 형성한 후 부분적 화학기계적 연마공정(partial chemical mechanical polishing; partial CMP)을 진행하여 상기 선택된 막을 평탄화하는 단계를 포함한다. 상기 상부도전막, 강유전체막, 하부도전막, 산화방지막 및 접착층을 차례로 패터닝하여 상기 매립 콘택 플러그 상부에 강유전체 캐패시터를 형성한다.
강유전체 캐패시터(feroelectric capacitor), 강유전체 랜덤 억세스 메모리(feroelectric random acess memory; FeRAM), 부분적 화학기계적 연마공정(partially chemical mechanical polishing process), 분극, 디싱(dishing)

Description

부분적 화학기계적 연마공정을 갖는 강유전체 메모리 소자 제조방법들{Methods of fabricating feroelectric memory device having partially chemical mechanical polishing process}
도 1a 내지 도 1c는 종래기술에 따른 강유전체 메모리 소자 제조방법을 설명하기 위한 단면도들이다.
도 2는 도 1a 내지 도1c의 방법으로 제작된 강유전체 메모리 소자의 캐패시터 영역의 이미지 사진이다.
도 3a 및 도 3b는 또 다른 종래기술에 따른 강유전체 메모리 소자의 제조방법을 설명하기 위한 단면도들이다.
도 4a 내지 도 4g는 본 발명의 실시예에 따른 강유전체 메모리 소자의 제조방법을 설명하기 위한 단면도들이다.
도 5a 내지 도 5c는 본 발명의 다른 실시예에 따른 강유전체 메모리 소자의 제조방법을 설명하기 위한 단면도들이다.
도 6a 내지 도 6c는 본 발명의 또 다른 실시예에 따른 강유전체 메모리 소자의 제조방법을 설명하기 위한 단면도들이다.
본 발명은 반도체 소자 제조방법에 관한 것으로서, 특히 부분적 화학기계적 연마공정을 갖는 강유전체 메모리 소자의 제조방법들에 관한 것이다.
강유전체 랜덤 억세스 메모리(feroelectric random acess memory; FeRAM)는 강유전체 캐패시터들을 메모리 소자로 채택하여 비휘발성이면서 랜덤 억세스가 가능하다. 또한, FeRAM은 동작속도가 빠르고, 저전압하에서 동작이 가능하며, 저전력을 소모한다. 이러한 특성들 때문에 FeRAM은 차세대 메모리로 부상하고 있다.
한편, 강유전체 캐패시터는 하부전극, 상부전극 및 상기 하부전극과 상부전극 사이에 개재된 강유전체막을 포함한다. 상기 강유전체막으로는 PZT(Pb(Zr,Ti)O3) 및 SBT(SrBi2Ta2O9)등과 같은 물질막이 주로 사용되며, 상기 물질들은 상온에서 유전상수가 수백에서 수천에 이르며 두 개의 안정한 잔류분극(Remnant polarization;Pr) 상태를 갖고 있어 이를 박막화하여 비휘발성(Nonvolatile) 메모리 소자로의 응용이 실현되고 있다. 강유전체 박막을 이용하는 비휘발성 메모리 소자는, 가해주는 전기장의 방향으로 분극의 방향을 조절하여 신호를 입력하고 전기장을 제거하였을 때 남아있는 잔류분극의 방향에 의해 디지털 신호 '1'과 '0'을 저장하는 히스테리시스(Hysteresis) 특성을 이용한다.
도 1a 내지 도 1c는 종래기술에 따른 강유전체 메모리 소자 제조방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 반도체기판(5)에 게이트 전극, 소오스/드레인 영역을 포 함하는 하부구조(도시하지 않음)를 형성한 후 상기 반도체기판(5)의 전면에 층간절연막(10)을 형성한다. 이어, 상기 층간절연막을 선택적으로 식각하여 상기 반도체기판(5)의 소정영역을 노출시키는 콘택홀(15)을 형성한다. 상기 콘택홀(15)을 갖는 반도체기판 상에 금속막(20)을 형성한다. 상기 금속막(20)은 텅스텐막으로 형성할 수 있다. 상기 금속막(20)을 형성할 때 상기 콘택홀(15) 내부에 상기 금속막(20)이 모두 채워지기 전에 콘택홀(15) 입구가 먼저 덮여 심(seam;S)이 형성된다. 반도체소자의 디자인 룰이 감소함에 따라 콘택홀의 종횡비(aspect ratio)가 증가하였으며 이로 인해 심(S)의 위치가 콘택홀의 상단부까지 확장되어 형성되게 되었다.
도 1b를 참조하면, 상기 금속막(20)을 갖는 반도체기판을 상기 층간절연막(10)이 노출될때까지 화학기계적 연마공정(chemical mechnical plishing process;CMP process)에 의해 평탄화시킨다. 그 결과, 상기 콘택홀(15)을 채우는 매립 콘택 플러그(20a)가 형성된다. 상기 CMP공정 시, 슬러리 성분은 상기 금속막(20)에 대해 고선택비를 갖는 물질을 사용한다. 따라서, 상기 층간절연막(10)이 노출될 시기에 상기 매립 콘택 플러그(20a) 상부 영역은 더 빨리 식각되어 디싱(dishing) 영역(D)이 발생하게 된다. 상기 디싱 영역(D)에 의해 상기 심(S) 영역이 노출되어 되어 요철 현상이 심화될 수 있다. 또한, 이 후 세정 공정에서 상기 심(S) 영역 및 상기 디싱 영역(D)이 확대되어 요철 현상이 더욱 심화될 수 도 있다.
도 1c를 참조하면, 상기 매립 콘택 플러그(20a)를 갖는 반도체기판 상에 접착층, 산화방지막, 하부도전막, 강유전체막 및 상부도전막을 차례로 형성한다. 이때, 상기 디싱 영역(D) 상부의 영역은 상기 디싱 영역(D)의 요철을 따라 형성되므 로 상기 막들은 움푹 패인 영역들을 갖게 된다. 상기 상부도전막, 강유전체막, 하부도전막, 산화방지막 및 접착층을 차례로 패터닝하여 상기 매립 콘택 플러그(20a) 상부에 상기 매립 콘택 플러그(20a)와 접촉하는 강유전체 캐패시터(48)를 형성한다. 상기 강유전체 캐패시터(48)는 차례로 적층된 하부전극(37), 강유전체 패턴(40) 및 상부전극(45)으로 구성된다. 상기 하부전극(37)은 차례로 적층된 접착층 패턴(25), 산화방지막 패턴(30) 및 하부도전막 패턴(35)으로 구성된다.
상기 강유전체 캐패시터(48)는 상기 디싱 영역(D) 상부 영역에 움푹 패인 영역들을 포함한다. 특히, 상기 강유전체 패턴(40)은 상기 하부도전막(35)의 요철을 따라 형성되어 경사진 방향으로 성장된 부분들(A)이 발생한다. 따라서, 가해주는 전기장의 방향으로 분극이 일어날 때 상기 경사진 방향으로 성장된 부분들(A)의 분극 방향은 다른 영역들과 일치되지 못하여 상기 경사진 방향으로 성장된 부분들(A)에 의해 히스테리시스(Hysteresis) 특성이 약화된다. 상기 히스테리시스(Hysteresis) 특성의 약화 현상이 심할 경우, 강유전체 캐패시터의 불량이 발생하게 된다.
도 2는 도 1a 내지 도1c의 방법으로 제작된 강유전체 메모리 소자의 캐패시터 영역의 이미지 사진이다.
도 2를 참조하면, 도 1c에서 설명한 바와 같이, 상기 강유전체 캐패시터(48)는 상기 디싱 영역(D) 상부 영역에 움푹 패인 영역들을 포함한다. 특히, 상기 강유전체 패턴(40)은 상기 하부도전막(35)의 요철을 따라 형성되어 경사진 방향으로 성장된 부분들(A)이 발생한 것을 알 수 있다.
따라서, 상기 디싱 현상에 의한 강유전체막의 요철 현상을 방지하기 위해 새로운 방법이 제시되었다.
도 3a 및 도 3b는 또 다른 종래기술에 따른 강유전체 메모리 소자의 제조방법을 설명하기 위한 단면도들이다.
도 3a를 참조하면, 도 1a 및 도 1b에서 설명한 바와 같이, 반도체기판(5) 상에 층간절연막(10)을 형성한다. 이어, 상기 층간절연막을 선택적으로 식각하여 상기 반도체기판(5)의 소정영역을 노출시키는 콘택홀(15)을 형성한다. 상기 콘택홀(15)을 채우는 매립 콘택 플러그(20a)가 형성된다. 상기 매립 콘택 플러그(20a) 내부에 심(seam;S)이 형성된다. 상기 매립 콘택 플러그(20a) 상부 영역에 디싱(dishing) 영역(D)이 형성된다.
상기 매립 콘택 플러그(20a)를 갖는 반도체기판을 에치백하여 상기 매립 콘택 플러그(20a)를 리세스 시킨다. 이어, 리세스된 콘택홀(15) 영역을 갖는 반도체기판 상에 매몰 특성이 우수하고, 심(S) 발생이 없는 CVD(chemical vapor deposition) TiN막 또는 ALD(atomic layer deposition) TiN막(323)을 형성한다. 그러나, 리세스 영역을 모두 채우도록 상기 TiN막(323)을 형성할 경우, 상기 TiN막(323)을 일정 두께 이상으로 형성해야 한다. 예를 들어, 상기 TiN막을 700Å으로 형성할 수 있다. 그 결과, 상기 TiN막(323)의 스트레스 증가로 인해 크랙(crack;C1)이 발생하게 된다. 상기 크랙(C1)은 상기 TiN막(323) 하부의 상기 층간절연막(10)까지 연장될 수 있다.
도 3b를 참조하면, 상기 TiN막(323)을 갖는 반도체기판을 상기 층간절연막 (10)이 노출될 때까지 CMP 공정을 행한다. 그 결과, 상기 리세스된 콘택홀(15) 영역을 채우는 TiN 플러그(323a)가 형성된다. 이어, 도 1c에서 설명한 바와 같이 강유전체 캐패시터(348)를 형성한다. 상기 강유전체 캐패시터(348)는 차례로 적층된 하부전극(337), 강유전체 패턴(340) 및 상부전극(345)으로 구성된다. 상기 하부전극(337)은 차례로 적층된 접착층 패턴(325), 산화방지막 패턴(330) 및 하부도전막 패턴(335)으로 구성된다.
상기 강유전체 패턴(340)은 요철이 없이 형성될 수 있으나, 상기 TiN막(323)을 형성할 때 발생했던 크랙(C1)에 의해 상기 층간절연막(10)의 상부에도 크랙(C2)이 발생할 수 있다. 따라서, 상기 크랙(C2)에 의해 반도체소자의 성능이 저하될 수 있다. 또한, 상기와 같은 강유전체 메모리 소자의 제조방법은 공정이 복잡하고, 기존 공정에 비해 여러 단계의 공정이 추가 되어 생산비용이 증가하게 된다.
따라서, 제조공정을 단순화 하면서, 강유전체 패턴의 요철을 방지할 수 있는 강유전체 메모리 소자의 제조방법에 대한 연구가 요구되고 있다.
본 발명이 이루고자 하는 기술적 과제는 제조공정을 단순화 하면서, 강유전체 패턴의 요철을 방지할 수 있는 부분적 화학기계적 연마공정을 갖는 강유전체 메모리 소자의 제조방법들을 제공하는 데 있다.
상기 목적들을 달성하기 위하여, 본 발명은 부분적 화학기계적 연마공정을 갖는 강유전체 메모리 소자의 제조방법들을 제공한다. 이 방법들은 반도체기판 상 에 층간절연막을 구비한다. 상기 층간절연막을 관통하여 상기 반도체기판을 노출시키는 콘택홀을 형성한다. 상기 콘택홀을 갖는 층간절연막 상에 상기 콘택홀을 채우는 금속막을 형성한다. 상기 층간절연막 상부가 노출될 때까지 상기 금속막을 평탄화하여 매몰 콘택 플러그(buried contact plug;BC plug)를 형성한다. 상기 매몰 콘택 플러그를 갖는 반도체기판 상에 접착층, 산화방지막, 하부도전막, 강유전체막 및 상부도전막을 차례로 형성하되, 상기 강유전체막 하부의 막들 중 선택되는 어느 하나의 막을 형성한 후 부분적 화학기계적 연마공정(partial chemical mechanical polishing; partial CMP)을 진행하여 상기 선택된 막을 평탄화하는 단계를 포함한다. 상기 상부도전막, 강유전체막, 하부도전막, 산화방지막 및 접착층을 차례로 패터닝하여 상기 매립 콘택 플러그 상부에 강유전체 캐패시터를 형성한다.
상기 접착층은 IrOx, TiOx, Ti, CeOx 및 Ta로 이루어진 일군으로부터 선택된 어느 하나의 물질 막으로 형성될 수 있다.
상기 산화방지막은 TiAlN, TiN, TaSiN, TaN 및 WN으로 이루어진 일군으로부터 선택된 어느 하나의 물질 막으로 형성되는 것이 바람직하다.
상기 하부도전막은 귀금속막(noble metal)으로 형성될 수 있다. 상기 하부도전막은 백금(Pt), 루테늄(Ru), 이리듐(Ir) 및 이리듐 산화물(IrO2)로 이루어진 일군으로부터 선택된 어느 하나의 물질 막으로 형성되거나 또는, 이들의 적층막(laminated layer) 또는 이들의 복합막(composite layer)으로 형성되는 것이 바람직하다.
상기 강유전체막은 PZT(Pb(Zr,Ti)O3), SBT(SrBi2Ta2O9), SBTN(SrxBiy(TaiNbj)2O9) 및 BLT((Bi4-x,Lax)Ti3O12)으로 이루어진 일군으로부터 선택된 어느 하나의 물질 막으로 형성될 수 있다.
상기 상부도전막은 귀금속막(noble metal)으로 형성되는 것이 바람직하다. 상기 상부도전막은 백금(Pt), 루테늄(Ru), 이리듐(Ir) 및 이리듐 산화물(IrO2)로 이루어진 일군으로부터 선택된 어느 하나의 물질 막으로 형성되거나 이들의 적층막(laminated layer) 또는 이들의 복합막(composite layer)으로 형성될 수 있다.
상기 강유전체막과 상기 상부도전막 사이에 버퍼층을 형성하는 것을 더 포함할 수 있다. 상기 버퍼층은 스트론튬 루테늄 산화막(SrRuOx;SRO)으로 형성될 수 있다.
상기 강유전체막 하부의 막들 중 선택되는 어느 하나의 막을 형성한 후 부분적 화학기계적 연마공정을 진행하여 상기 선택된 막을 평탄화한 후, 상기 평탄화된 선택된 막 상에 상기 선택된 막과 동일한 막을 형성하는 것을 더 포함할 수 있다.
상기 강유전체막 하부층들 중 선택되는 층들 사이에 새로운 도전막을 형성하는 것을 더 포함할 수 있다.
상기 강유전체 캐패시터는 차례로 적층된 하부전극, 강유전체 패턴 및 상부전극으로 형성되되, 상기 하부전극은 차례로 적층된 접착층 패턴, 산화방지막 패턴 및 하부도전막 패턴으로 형성될 수 있다.
상기 금속막은 텡스텐막으로 형성되는 것이 바람직하다.
상기 금속막을 형성하기 전에, 상기 콘택홀을 갖는 층간절연막 상에 콘포말한 장벽금속막(barrier metal layer)을 형성하는 것을 더 포함할 수 있다. 상기 장벽금속막(barrier metal layer)은 타이타늄 및 타이타늄 질화막을 차례로 적층시켜 형성할 수 있다.
상기 층간절연막은 PE-Oxide(plasma enhanced oxide), USG(undoped silicate glass), PE-TEOS(plasma enhanced tetraethyl orthosilicate) 및 HDP-Oxide(high density plasma oxide)로 이루어진 일군으로부터 선택된 어느 하나의 단일막 또는 이들의 적층막으로 형성될 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되어지는 것이다. 따라서, 본 발명은 이하 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고, 도면들에 있어서, 층 및 영역의 길이, 두께 등은 설명의 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 4a 내지 도 4g는 본 발명의 실시예에 따른 강유전체 메모리 소자의 제조방법을 설명하기 위한 단면도들이다.
도 4a를 참조하면, 반도체기판(401) 내에 활성영역을 한정하는 소자분리막(402)을 형성한다. 상기 소자분리막(402)은 트렌치 소자분리 기술을 사용하여 형성할 수 있다. 상기 반도체기판(401) 상에 게이트 절연막을 형성한다. 상기 게이트 절연막은 열산화공정에 의해 형성될 수 있다. 상기 게이트 산화막을 갖는 반도체기판 상에 게이트 전극막을 형성한다. 상기 게이트 전극막은 폴리실리콘막으로 형성할 수 있다. 상기 게이트 전극막 상에 하드 마스크막을 형성한다. 상기 하드 마스크막은 실리콘 질화막으로 형성할 수 있다.
상기 하드 마스크막을 패터닝하여 하드 마스크막 패턴(405)을 형성한다. 상기 하드 마스크막 패턴(405)을 식각마스크로 사용하여 상기 게이트 전극막을 식각하여 상기 활성영역의 상부를 가로지르는 게이트 전극(404)을 형성한다. 이때 상기 하드 마스크막 패턴(405)에 의해 노출되는 상기 게이트 산화막이 일부 식각될 수 있다. 따라서 게이트 산화막 패턴(403)이 형성된다. 상기 차례로 적층된 게이트 산화막 패턴(403), 게이트 전극(404) 및 하드 마스크막 패턴(405)은 게이트 패턴(G)을 구성한다. 이어, 상기 게이트 패턴(G)의 측벽들을 덮는 게이트 스페이서들(406)을 형성한다. 상기 게이트 패턴(G) 및 게이트 스페이서들(406)을 이온주입 마스크로 이용하여 상기 반도체기판 내에 소오스 영역(407a) 및 드레인 영역(407b)을 형성한다.
도 4b를 참조하면, 상기 소오스/드레인 영역들(407a,407b)을 갖는 반도체기판 상에 패드 폴리실리콘막을 형성한 후 패터닝하여, 상기 소오스/드레인 영역들(407a,407b) 상부에 패드 폴리실리콘 패턴들(408)을 형성할 수 있다. 상기 패드 폴리실리콘 패턴들(408)을 갖는 반도체기판 상에 제 1 층간절연막(410)을 형성한다. 상기 제 1 층간절연막(410)은 USG(undoped silicate glass), PE-TEOS(plasma enhanced tetraethyl orthosilicate) 및 HDP-Oxide(high density plasma oxide)로 이루어진 일군으로부터 선택된 어느 하나의 막으로 형성할 수 있다. 상기 제 1 층간절연막(410) 내에 상기 드레인 영역(407b) 상부의 상기 패드 폴리실리콘 패턴(408)과 전기적으로 연결된 DC(diret contact) 플러그(411) 및 상기 DC 플러그 상부를 가로지르는 비트라인(412)을 형성한다. 상기 DC(diret contact) 플러그(411) 및 상기 비트라인(412)은 텅스텐막으로 형성할 수 있다.
이어, 상기 비트라인(412)을 갖는 반도체기판 상에 제 2 층간절연막(413)을 형성한다. 상기 제 2 층간절연막(413)은 PE-Oxide(plasma enhanced oxide), USG(undoped silicate glass), PE-TEOS(plasma enhanced tetraethyl orthosilicate) 및 HDP-Oxide(high density plasma oxide)로 이루어진 일군으로부터 선택된 어느 하나의 막으로 형성할 수 있다. 상기 제 2 층간절연막(413) 및 상기 제 1 층간절연막(410)을 사진/식각 공정을 사용하여 차례로 패터닝하여 상기 소오스 영역(407a) 상부의 상기 패드 폴리실리콘 패턴(408)의 소정영역을 노출시키는 콘택홀(415)을 형성한다. 상기 콘택홀(415)은 상기 반도체기판(401)의 소오스 영역들(407a)을 직접 노출시킬 수 도 있다.
도 4c를 참조하면, 상기 콘택홀(415)을 갖는 반도체기판 상에 금속막(420)을 형성한다. 상기 금속막(420)은 텅스텐막으로 형성할 수 있다. 상기 금속막(420)을 형성할 때 상기 콘택홀(415) 내부에 상기 금속막(420)이 모두 채워지기 전에 상기 콘택홀(415) 입구가 먼저 덮여 심(seam;S1)이 형성될 수 있다. 반도체소자의 디자인 룰이 감소함에 따라 콘택홀의 종횡비(aspect ratio)가 증가하였으며 이로 인해 심(S1)의 위치가 상기 콘택홀의 상단부까지 확장되어 형성될 수 있다. 상기 금속막 (420)을 형성하기 전에, 상기 콘택홀(415)을 갖는 층간절연막 상에 콘포말한 장벽금속막(barrier metal layer)을 형성하는 것을 더 포함할 수 있다(도시하지 않음). 상기 장벽금속막(barrier metal layer)은 타이타늄 및 타이타늄 질화막을 차례로 적층시켜 형성할 수 있다.
도 4d를 참조하면, 상기 금속막(420)을 갖는 반도체기판을 상기 제 2 층간절연막(413)이 노출될 때까지 화학기계적 연마공정(chemical mechnical plishing process;CMP process)을 이용하여 평탄화시킨다. 그 결과, 상기 콘택홀(415)을 채우는 매립 콘택 플러그(420a)가 형성된다. 상기 CMP공정 시, 슬러리 성분은 상기 금속막(420)에 대해 고선택비를 갖는 물질을 사용한다. 따라서, 상기 제 2 층간절연막(413)이 노출될 시기에 상기 매립 콘택 플러그(420a) 상부 영역은 더 빨리 식각되어 디싱(dishing) 영역(D1)이 발생할 수 있다. 상기 디싱 영역(D1)에 의해 상기 심(S1) 영역이 노출되어 되어 요철 현상이 심화될 수 있다. 또한, 이 후 세정 공정에서 상기 심(S1) 영역 및 상기 디싱 영역(D1)이 확대되어 요철 현상이 더욱 심화될 수 도 있다.
도 4e를 참조하면, 상기 매립 콘택 플러그(420a)를 갖는 반도체기판 상에 접착층(425)을 형성한다. 이때, 상기 접착층(425)은 상기 디싱 영역(D1)을 모두 채우도록 형성한다. 상기 접착층(425)은 IrOx, TiOx, Ti, CeOx 및 Ta로 이루어진 일군으로부터 선택된 어느 하나의 물질 막으로 형성될 수 있다.
도 4f를 참조하면, 상기 접착층(425)을 갖는 반도체기판을 CMP 공정을 진행 하여 평탄화하되, 부분적(partially) CMP 공정을 진행한다. 그 결과, 평탄화된 접착층(425a)이 형성된다. 상기 평탄화된 접착층(425a) 상에 상기 평탄화된 접착층(425a)과 동일한 물질의 막을 더 형성할 수 있다(도시하지 않음). 이는 CMP 공정에 의해 발생할 수 있는 평탄화된 막 표면의 결점(defect) 등을 완화하고, 막의 특성을 향상시키기 위해 행해질 수 있다.
상기 평탄화된 접착층(425a)을 갖는 반도체기판 상에 산화방지막(430), 하부도전막(435), 강유전체막(440) 및 상부도전막(445)을 차례로 형성한다. 상기 강유전체막(440)과 상기 상부도전막(445) 사이에 버퍼층(443)을 더 형성할 수 있다. 상기 막들(430,435,440,443,445)은 상기 평탄화된 접착층(425a) 상에 형성되므로 요철부분이 없이 평탄한 막으로 형성되게 된다.
상기 산화방지막(430)은 TiAlN, TiN, TaSiN, TaN 및 WN으로 이루어진 일군으로부터 선택된 어느 하나의 물질 막으로 형성되는 것이 바람직하다. 상기 하부도전막(435)은 귀금속막(noble metal)으로 형성될 수 있다. 바람직하게는, 상기 하부도전막(435)은 백금(Pt), 루테늄(Ru), 이리듐(Ir) 및 이리듐 산화물(IrO2)로 이루어진 일군으로부터 선택된 어느 하나의 물질 막으로 형성되거나 또는, 이들의 적층막(laminated layer) 또는 이들의 복합막(composite layer)으로 형성될 수 있다.
상기 강유전체막(440)은 PZT(Pb(Zr,Ti)O3), SBT(SrBi2Ta2O9), SBTN(SrxBiy(TaiNbj)2O9) 및 BLT((Bi4-x,Lax)Ti3O12)으로 이루어진 일군으로부터 선택된 어느 하나의 물질 막으로 형성될 수 있다. 상기 강유전체막(440)이 PZT등과 같이 납(Pb) 성분이 들어간 물질로 형성되었을 경우, 상기 납(Pb)의 휘발을 방지하기 위해 상기 버퍼층(443)은 스트론튬 루테늄 산화막(SrRuOx;SRO)으로 형성될 수 있다. 상기 상부도전막(445)은 귀금속막(noble metal)으로 형성되는 것이 바람직하다. 상기 상부도전막(445)은 백금(Pt), 루테늄(Ru), 이리듐(Ir) 및 이리듐 산화물(IrO2)로 이루어진 일군으로부터 선택된 어느 하나의 물질 막으로 형성되거나 이들의 적층막(laminated layer) 또는 이들의 복합막(composite layer)으로 형성될 수 있다.
도 4g를 참조하면, 상기 상부도전막(445), 버퍼층(443), 강유전체막(440), 하부도전막(435), 산화방지막(430) 및 평탄화된 접착층(425a)을 차례로 패터닝하여 상기 매립 콘택 플러그(420a) 상부에 상기 매립 콘택 플러그(420a)와 접촉하는 강유전체 캐패시터(448)를 형성한다. 상기 강유전체 캐패시터(448)는 차례로 적층된 하부전극(437), 강유전체 패턴(440a), 버퍼층 패턴(443a) 및 상부전극(445a)으로 구성된다. 상기 하부전극(437)은 차례로 적층된 평탄화된 접착층 패턴(425b), 산화방지막 패턴(430a) 및 하부도전막 패턴(435a)으로 구성된다.
상기 강유전체 패턴(440a)은 상기 평탄화된 접착층 패턴(425b) 상부에 형성되므로 요철부분이 없이 평탄한 막으로 형성되게 된다. 따라서, 상기 강유전체 패턴(440a) 내부는 동일한 방향성을 가진 박막으로 형성되게 되며, 그 결과, 가해주는 전기장의 방향으로 분극이 일어날 때 동일한 방향으로 분극 현상이 일어나게 되어 우수한 히스테리시스(Hysteresis) 특성을 갖게 된다.
도 5a 내지 도 5c는 본 발명의 다른 실시예에 따른 강유전체 메모리 소자의 제조방법을 설명하기 위한 단면도들이다.
도 5a를 참조하면, 상기 도 4a 내지 도 4d에서 설명한 바와 동일한 공정으로 매립 콘택 플러그(420a)까지 형성하며, 상기 도 4a 내지 도 4d에서 사용한 지시번호와 동일한 지시번호를 사용한다.
이어, 상기 매립 콘택 플러그(420a)를 갖는 반도체기판 상에 접착층(525)을 형성한다. 상기 접착층(425)은 IrOx, TiOx, Ti, CeOx 및 Ta로 이루어진 일군으로부터 선택된 어느 하나의 물질 막으로 형성될 수 있다. 상기 접착층(525) 상에 산화방지막(530)을 형성한다. 상기 산화방지막(530)은 상기 디싱 영역(D1)을 모두 채우도록 형성한다. 상기 산화방지막(530)은 TiAlN, TiN, TaSiN, TaN 및 WN으로 이루어진 일군으로부터 선택된 어느 하나의 물질 막으로 형성되는 것이 바람직하다.
도 5b를 참조하면, 상기 산화방지막(530)을 갖는 반도체기판을 CMP 공정을 진행하여 평탄화하되, 부분적(partially) CMP 공정을 진행한다. 그 결과, 평탄화된 산화방지막(530a)이 형성된다. 상기 평탄화된 산화방지막(530a) 상에 상기 평탄화된 산화방지막(530a)과 동일한 물질막을 더 형성할 수 있다(도시하지 않음). 이는 CMP 공정에 의해 발생할 수 있는 평탄화된 막 표면의 결점(defect) 등을 완화하고, 막의 특성을 향상시키기 위해 행해질 수 있다.
상기 평탄화된 산화방지막(530a)을 갖는 반도체기판 상에 하부도전막(535), 강유전체막(540) 및 상부도전막(545)을 차례로 형성한다. 상기 강유전체막(540)과 상기 상부도전막(545) 사이에 버퍼층(543)을 더 형성할 수 있다. 상기 막들 (535,540,543,545)은 상기 평탄화된 산화방지막(530a) 상에 형성되므로 요철부분이 없이 평탄한 막으로 형성되게 된다.
상기 하부도전막(535)은 귀금속막(noble metal)으로 형성될 수 있다. 바람직하게는, 상기 하부도전막(535)은 백금(Pt), 루테늄(Ru), 이리듐(Ir) 및 이리듐 산화물(IrO2)로 이루어진 일군으로부터 선택된 어느 하나의 물질 막으로 형성되거나 또는, 이들의 적층막(laminated layer) 또는 이들의 복합막(composite layer)으로 형성될 수 있다.
상기 강유전체막(540)은 PZT(Pb(Zr,Ti)O3), SBT(SrBi2Ta2O9), SBTN(SrxBiy(TaiNbj)2O9) 및 BLT((Bi4-x,Lax)Ti3O12)으로 이루어진 일군으로부터 선택된 어느 하나의 물질 막으로 형성될 수 있다. 상기 강유전체막(540)이 PZT등과 같이 납(Pb) 성분이 들어간 물질로 형성되었을 경우, 상기 납(Pb)의 휘발을 방지하기 위해 상기 버퍼층(543)은 스트론튬 루테늄 산화막(SrRuOx;SRO)으로 형성될 수 있다. 상기 상부도전막(545)은 귀금속막(noble metal)으로 형성되는 것이 바람직하다. 상기 상부도전막(545)은 백금(Pt), 루테늄(Ru), 이리듐(Ir) 및 이리듐 산화물(IrO2)로 이루어진 일군으로부터 선택된 어느 하나의 물질 막으로 형성되거나 이들의 적층막(laminated layer) 또는 이들의 복합막(composite layer)으로 형성될 수 있다.
도 5c를 참조하면, 상기 상부도전막(545), 버퍼층(543), 강유전체막(540), 하부도전막(535), 평탄화된 산화방지막(530a) 및 접착층(525)을 차례로 패터닝하여 상기 매립 콘택 플러그(420a) 상부에 상기 매립 콘택 플러그(420a)와 접촉하는 강 유전체 캐패시터(548)를 형성한다. 상기 강유전체 캐패시터(548)는 차례로 적층된 하부전극(537), 강유전체 패턴(540a), 버퍼층 패턴(543a) 및 상부전극(545a)으로 구성된다. 상기 하부전극(537)은 차례로 적층된 접착층 패턴(525a), 평탄화된 산화방지막 패턴(530b) 및 하부도전막 패턴(535a)으로 구성된다.
상기 강유전체 패턴(540a)은 상기 평탄화된 산화방지막 패턴(530b) 상부에 형성되므로 요철부분이 없이 평탄한 막으로 형성되게 된다. 따라서, 상기 강유전체 패턴(540a) 내부는 동일한 방향성을 가진 박막으로 형성되게 되며, 그 결과, 가해주는 전기장의 방향으로 분극이 일어날 때 동일한 방향으로 분극 현상이 일어나게 되어 우수한 히스테리시스(Hysteresis) 특성을 갖게 된다.
도 6a 내지 도 6c는 본 발명의 또 다른 실시예에 따른 강유전체 메모리 소자의 제조방법을 설명하기 위한 단면도들이다.
도 6a를 참조하면, 상기 도 4a 내지 도 4d에서 설명한 바와 동일한 공정으로 매립 콘택 플러그(420a)까지 형성하며, 상기 도 4a 내지 도 4d에서 사용한 지시번호와 동일한 지시번호를 사용한다.
이어, 상기 매립 콘택 플러그(420a)를 갖는 반도체기판 상에 접착층(625), 산화방지막(630) 및 하부도전막(635)을 차례로 형성한다. 상기 접착층(625), 산화방지막(630) 및 하부도전막(635)은 디싱 영역(D1)에 의해 상기 매립 콘택 플러그(420a) 상부 영역에 요철형태가 나타나게 된다.
상기 접착층(625)은 IrOx, TiOx, Ti, CeOx 및 Ta로 이루어진 일군으로부터 선 택된 어느 하나의 물질 막으로 형성될 수 있다. 상기 산화방지막(630)은 TiAlN, TiN, TaSiN, TaN 및 WN으로 이루어진 일군으로부터 선택된 어느 하나의 물질 막으로 형성되는 것이 바람직하다. 상기 하부도전막(635)은 귀금속막(noble metal)으로 형성될 수 있다. 바람직하게는, 상기 하부도전막(635)은 백금(Pt), 루테늄(Ru), 이리듐(Ir) 및 이리듐 산화물(IrO2)로 이루어진 일군으로부터 선택된 어느 하나의 물질 막으로 형성되거나 또는, 이들의 적층막(laminated layer) 또는 이들의 복합막(composite layer)으로 형성될 수 있다.
도 6b를 참조하면, 상기 하부도전막(635)을 갖는 반도체기판을 CMP 공정을 진행하여 평탄화하되, 부분적(partially) CMP 공정을 진행한다. 그 결과, 평탄화된 하부도전막(635a)이 형성된다. 상기 평탄화된 하부도전막(635a) 상에 상기 평탄화된 하부도전막(635a)과 동일한 물질막을 더 형성할 수 있다(도시하지 않음). 이는 CMP 공정에 의해 발생할 수 있는 평탄화된 막 표면의 결점(defect) 등을 완화하고, 막의 특성을 향상시키기 위해 행해질 수 있다. 또한, 상기 하부도전막(635)이 두 가지 이상의 다른 물질로 적층된 적층막(laminated layer)으로 형성된 경우, 상기 적층막의 각 층들 중 선택되는 어느 하나의 막에서 CMP 평탄화 공정을 진행할 수 도 있다.
상기 평탄화된 하부도전막(635a)을 갖는 반도체기판 상에 강유전체막(640) 및 상부도전막(645)을 차례로 형성한다. 상기 강유전체막(640)과 상기 상부도전막(645) 사이에 버퍼층(643)을 더 형성할 수 있다. 상기 막들(640,643,645)은 상기 평탄화된 하부도전막(635a) 상에 형성되므로 요철부분이 없이 평탄한 막으로 형성 되게 된다.
상기 강유전체막(640)은 PZT(Pb(Zr,Ti)O3), SBT(SrBi2Ta2O9), SBTN(SrxBiy(TaiNbj)2O9) 및 BLT((Bi4-x,Lax)Ti3O12)으로 이루어진 일군으로부터 선택된 어느 하나의 물질 막으로 형성될 수 있다. 상기 강유전체막(640)이 PZT등과 같이 납(Pb) 성분이 들어간 물질로 형성되었을 경우, 상기 납(Pb)의 휘발을 방지하기 위해 상기 버퍼층(643)은 스트론튬 루테늄 산화막(SrRuOx;SRO)으로 형성될 수 있다. 상기 상부도전막(645)은 귀금속막(noble metal)으로 형성되는 것이 바람직하다. 상기 상부도전막(645)은 백금(Pt), 루테늄(Ru), 이리듐(Ir) 및 이리듐 산화물(IrO2)로 이루어진 일군으로부터 선택된 어느 하나의 물질 막으로 형성되거나 이들의 적층막(laminated layer) 또는 이들의 복합막(composite layer)으로 형성될 수 있다.
도 6c를 참조하면, 상기 상부도전막(645), 버퍼층(643), 강유전체막(640), 평탄화된 하부도전막(635a), 산화방지막(630) 및 접착층(625)을 차례로 패터닝하여 상기 매립 콘택 플러그(420a) 상부에 상기 매립 콘택 플러그(420a)와 접촉하는 강유전체 캐패시터(648)를 형성한다. 상기 강유전체 캐패시터(648)는 차례로 적층된 하부전극(637), 강유전체 패턴(640a), 버퍼층 패턴(643a) 및 상부전극(645a)으로 구성된다. 상기 하부전극(637)은 차례로 적층된 접착층 패턴(625a), 산화방지막 패턴(630a) 및 평탄화된 하부도전막 패턴(635b)으로 구성된다.
상기 강유전체 패턴(640a)은 상기 평탄화된 하부도전막 패턴(635b) 상부에 형성되므로 요철부분이 없이 평탄한 막으로 형성되게 된다. 따라서, 상기 강유전체 패턴(640a) 내부는 동일한 방향성을 가진 박막으로 형성되게 되며, 그 결과, 가해주는 전기장의 방향으로 분극이 일어날 때 동일한 방향으로 분극 현상이 일어나게 되어 우수한 히스테리시스(Hysteresis) 특성을 갖게 된다.
또한, 상기에서 설명한 실시예들과 달리, 상기 강유전체막 하부층들 중 선택되는 층들 사이에 새로운 도전막을 더 형성할 수 있으며, 상기 새로운 도전막을 형성한 후, 상기 새로운 도전막을 부분적 CMP를 통해 평탄화할 수 도 있다.
전술한 바와 같이 이루어지는 본 발명은, 강유전체 캐패시터의 강유전체막을 형성하기 전에 상기 강유전체막 하부에 형성될 막들 중 선택된 어느 하나의 막을 형성한 후 부분적 CMP 공정을 진행하여 상기 선택된 막을 평탄화하고, 이후 공정을 진행함으로써 상기 강유전체막을 요철부분이 없이 평탄한 막으로 형성할 수 있게 된다. 따라서, 상기 강유전체막 내부는 동일한 방향성을 가진 박막으로 형성되게 되며, 그 결과, 가해주는 전기장의 방향으로 분극이 일어날 때 동일한 방향으로 분극 현상이 일어나게 되어 우수한 히스테리시스(Hysteresis) 특성을 나타낼 수 있게 된다. 그 결과 고 성능의 강유전체 캐패시터를 갖는 강유전체 메모리 소자의 제작이 가능하게 된다.

Claims (17)

  1. 반도체기판 상에 층간절연막을 형성하고,
    상기 층간절연막을 관통하여 상기 반도체기판을 노출시키는 콘택홀을 형성하고,
    상기 콘택홀을 갖는 층간절연막 상에 상기 콘택홀을 채우는 금속막을 형성하고,
    상기 층간절연막 상부가 노출될 때까지 상기 금속막을 평탄화하여 매몰 콘택 플러그(buried contact plug;BC plug)를 형성하고,
    상기 매몰 콘택 플러그를 갖는 반도체기판 상에 접착층, 산화방지막, 하부도전막, 강유전체막 및 상부도전막을 차례로 형성하되, 상기 강유전체막 하부의 막들 중 선택되는 어느 하나의 막을 형성한 후 부분적 화학기계적 연마공정(partial chemical mechanical polishing; partial CMP)을 진행하여 상기 선택된 막을 평탄화하는 단계를 포함하고,
    상기 상부도전막, 강유전체막, 하부도전막, 산화방지막 및 접착층을 차례로 패터닝하여 상기 매립 콘택 플러그 상부에 강유전체 캐패시터를 형성하는 것을 포함하는 강유전체 메모리 소자 제조방법.
  2. 제 1 항에 있어서,
    상기 접착층은 IrOx, TiOx, Ti, CeOx 및 Ta로 이루어진 일군으로부터 선택된 어느 하나의 물질 막으로 형성되는 것을 특징으로 하는 강유전체 메모리 소자 제조방법.
  3. 제 1 항에 있어서,
    상기 산화방지막은 TiAlN, TiN, TaSiN, TaN 및 WN으로 이루어진 일군으로부터 선택된 어느 하나의 물질 막으로 형성되는 것을 특징으로 하는 강유전체 메모리 소자 제조방법.
  4. 제 1 항에 있어서,
    상기 하부도전막은 귀금속막(noble metal)으로 형성되는 것을 특징으로 하는 강유전체 메모리 소자 제조방법.
  5. 제 4 항에 있어서,
    상기 하부도전막은 백금(Pt), 루테늄(Ru), 이리듐(Ir) 및 이리듐 산화물(IrO2)로 이루어진 일군으로부터 선택된 어느 하나의 물질 막으로 형성되거나 또는, 이들의 적층막(laminated layer) 또는 이들의 복합막(composite layer)으로 형성되는 것을 특징으로 하는 강유전체 메모리 소자 제조방법.
  6. 제 1 항에 있어서,
    상기 강유전체막은 PZT(Pb(Zr,Ti)O3), SBT(SrBi2Ta2O9), SBTN(SrxBiy(TaiNbj)2O9) 및 BLT((Bi4-x,Lax)Ti3O12)으로 이루어진 일군으로부터 선택된 어느 하나의 물질 막으로 형성되는 것을 특징으로 하는 강유전체 메모리 소자 제조방법.
  7. 제 1 항에 있어서,
    상기 상부도전막은 귀금속막(noble metal)으로 형성되는 것을 특징으로 하는 강유전체 메모리 소자 제조방법.
  8. 제 7 항에 있어서,
    상기 상부도전막은 백금(Pt), 루테늄(Ru), 이리듐(Ir) 및 이리듐 산화물(IrO2)로 이루어진 일군으로부터 선택된 어느 하나의 물질 막으로 형성되거나 이들의 적층막(laminated layer) 또는 이들의 복합막(composite layer)으로 형성되는 것을 특징으로 하는 강유전체 메모리 소자 제조방법.
  9. 제 1 항에 있어서,
    상기 강유전체막과 상기 상부도전막 사이에 버퍼층을 형성하는 것을 더 포함하는 것을 특징으로 하는 강유전체 메모리 소자 제조방법.
  10. 제 9 항에 있어서,
    상기 버퍼층은 스트론튬 루테늄 산화막(SrRuOx;SRO)으로 형성되는 것을 특징으로 하는 강유전체 메모리 소자 제조방법.
  11. 제 1 항에 있어서,
    상기 강유전체막 하부의 막들 중 선택되는 어느 하나의 막을 형성한 후 부분적 화학기계적 연마공정을 진행하여 상기 선택된 막을 평탄화한 후,
    상기 평탄화된 선택된 막 상에 상기 선택된 막과 동일한 막을 형성하는 것을 더 포함하는 것을 특징으로 하는 강유전체 메모리 소자 제조방법.
  12. 제 1 항에 있어서,
    상기 강유전체막 하부층들 중 선택되는 층들 사이에 새로운 도전막을 형성하는 것을 더 포함하는 것을 특징으로 하는 강유전체 메모리 소자 제조방법.
  13. 제 1 항에 있어서,
    상기 강유전체 캐패시터는 차례로 적층된 하부전극, 강유전체 패턴 및 상부전극으로 형성되되, 상기 하부전극은 차례로 적층된 접착층 패턴, 산화방지막 패턴 및 하부도전막 패턴으로 형성되는 것을 특징으로 하는 강유전체 메모리 소자 제조 방법.
  14. 제 1 항에 있어서,
    상기 금속막은 텡스텐막으로 형성되는 것을 특징으로 하는 강유전체 메모리 소자 제조방법.
  15. 제 1 항에 있어서,
    상기 금속막을 형성하기 전에,
    상기 콘택홀을 갖는 층간절연막 상에 콘포말한 장벽금속막(barrier metal layer)을 형성하는 것을 더 포함하는 것을 특징으로 하는 강유전체 메모리 소자 제조방법.
  16. 제 15 항에 있어서,
    상기 장벽금속막(barrier metal layer)은 타이타늄 및 타이타늄 질화막을 차례로 적층시켜 형성하는 것을 특징으로 하는 강유전체 메모리 소자 제조방법.
  17. 제 1 항에 있어서,
    상기 층간절연막은 PE-Oxide(plasma enhanced oxide), USG(undoped silicate glass), PE-TEOS(plasma enhanced tetraethyl orthosilicate) 및 HDP-Oxide(high density plasma oxide)로 이루어진 일군으로부터 선택된 어느 하나의 단일막 또는 이들의 적층막(laminated layer)으로 형성되는 것을 특징으로 하는 강유전체 메모리 소자 제조방법.
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