JP2010157560A - 半導体記憶装置およびその製造方法 - Google Patents
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Abstract
【課題】強誘電体キャパシタの側壁残渣を除去し、かつ、水素による強誘電体キャパシタの特性劣化を抑制する半導体記憶装置およびその製造方法を提供する。
【解決手段】半導体記憶装置は、半導体基板上に設けられたスイッチングトランジスタと、スイッチングトランジスタ上に形成された層間絶縁膜と、層間絶縁膜中に形成されたコンタクトプラグと、コンタクトプラグおよび層間絶縁膜の上方に形成され、下部電極、強誘電体膜および上部電極を含む強誘電体キャパシタと、半導体基板に形成され、コンタクトプラグとスイッチングトランジスタとの間を電気的に接続する拡散層と、強誘電体キャパシタの側面に形成された水素バリア膜と、上部電極の上面全体を被覆しかつ該上部電極の上面に接触するTiN膜またはTiAlN膜を含む配線とを備えている。
【選択図】図2
【解決手段】半導体記憶装置は、半導体基板上に設けられたスイッチングトランジスタと、スイッチングトランジスタ上に形成された層間絶縁膜と、層間絶縁膜中に形成されたコンタクトプラグと、コンタクトプラグおよび層間絶縁膜の上方に形成され、下部電極、強誘電体膜および上部電極を含む強誘電体キャパシタと、半導体基板に形成され、コンタクトプラグとスイッチングトランジスタとの間を電気的に接続する拡散層と、強誘電体キャパシタの側面に形成された水素バリア膜と、上部電極の上面全体を被覆しかつ該上部電極の上面に接触するTiN膜またはTiAlN膜を含む配線とを備えている。
【選択図】図2
Description
本特許は半導体記憶装置およびその製造方法に関する。
近年、強誘電体メモリの大容量化および微細化が進んでいる。強誘電体キャパシタをより微細化するためには、強誘電体キャパシタの側面のテーパー角度を基板表面に対してできるだけ垂直に近づけることが必要である。また、強誘電体キャパシタの特性を改善するためには、高密度な強誘電体膜が必要となる。
強誘電体キャパシタの側面のテーパー角度が基板表面に対して75度を超えると、上部電極の側面に側壁残渣(いわゆる、フェンス)が形成されやすくなる。このようなフェンスは、強誘電体キャパシタにおけるリークを誘発し、歩留まりの低下を招致する。また、このようなフェンスは、水素バリア膜のカバレッジを悪化させ、強誘電体キャパシタの特性を劣化させる。
フェンスを抑制する方法として、特許文献1のように、ハードマスクを薄く形成し、上部電極の上部エッジをエッチングにより後退させる方策がある。しかし、この方策では、メモリを微細化すると、強誘電体キャパシタのセルサイズがばらつく。強誘電体キャパシタのサイズがばらつくと、“0”と“1”との信号差(電位差)が小さくなる。その結果、歩留まりが低下する。
高密度な強誘電体膜を形成するためには、CVD(Chemical Vapor Deposition)法を用いて強誘電体材料を堆積することが好ましい。しかし、通常、CVDにより形成された強誘電体膜は、その表面に凹凸が生じやすい。この凹凸は、上部電極の表面にも現れ、上部電極を被覆する水素バリア膜のカバレッジを悪化させる。水素バリア膜のカバレッジが悪いと、タングステンプラグの形成時に生じる水素が強誘電体キャパシタに拡散し、強誘電体キャパシタを劣化させる。また、上部電極の表面の凹凸は、フェンスの発生の原因ともなる。
特開2003−318371号公報(米国特許第7,029,925号明細書)
特開2000−133633号公報
強誘電体キャパシタの側壁残渣を除去し、かつ、水素による強誘電体キャパシタの特性劣化を抑制する半導体記憶装置およびその製造方法を提供する。
本発明に係る実施形態に従った半導体記憶装置は、半導体基板上に設けられたスイッチングトランジスタと、前記スイッチングトランジスタ上に形成された層間絶縁膜と、前記層間絶縁膜中に形成されたコンタクトプラグと、前記コンタクトプラグおよび前記層間絶縁膜の上方に形成され、下部電極、強誘電体膜および上部電極を含む強誘電体キャパシタと、前記半導体基板に形成され、前記コンタクトプラグと前記スイッチングトランジスタとの間を電気的に接続する拡散層と、前記強誘電体キャパシタの側面に形成された水素バリア膜と、前記上部電極の上面全体を被覆しかつ該上部電極の上面に接触するTiN膜またはTiAlN膜を含む配線とを備えている。
本発明に係る実施形態に従った半導体記憶装置は、半導体基板上に設けられたスイッチングトランジスタと、前記スイッチングトランジスタ上に形成された第1の層間絶縁膜と、前記第1の層間絶縁膜中に形成されたコンタクトプラグと、前記コンタクトプラグおよび前記第1の層間絶縁膜上に形成され、下部電極、強誘電体膜および上部電極を含む強誘電体キャパシタと、前記半導体基板に形成され、前記コンタクトプラグと前記スイッチングトランジスタとの間を電気的に接続する拡散層と、前記強誘電体キャパシタの側面に形成された第1の水素バリア膜と、前記上部電極の上面に形成され、前記第1の水素バリア膜とは別個の第2の水素バリア膜と、前記第2の水素バリア膜を貫通して前記上部電極に接触する金属プラグと、前記金属プラグ上に形成された配線とを備えている。
本発明に係る実施形態に従った半導体記憶装置の製造方法は、半導体基板上にトランジスタを形成し、前記トランジスタのソースまたはドレインの一方に接続されたコンタクトプラグを形成し、下部電極、強誘電体膜および上部電極を含む強誘電体キャパシタを前記コンタクトプラグの上方に形成し、前記強誘電体キャパシタの側面に水素バリア膜を形成し、前記強誘電体キャパシタの形成時に前記上部電極の側面に形成された残渣を、前記上部電極の上面と共に研磨し、前記上部電極の上面上にローカル配線を形成することを具備する。
本発明に係る実施形態に従った半導体記憶装置の製造方法は、半導体基板上にトランジスタを形成し、前記トランジスタのソースまたはドレインの一方に接続されたコンタクトプラグを形成し、下部電極、強誘電体膜および上部電極を含む強誘電体キャパシタを前記コンタクトプラグの上方に形成し、前記強誘電体キャパシタの側面に第1の水素バリア膜を形成し、前記強誘電体キャパシタの形成時に前記上部電極の側面に形成された残渣を、前記上部電極の上面と共に研磨し、前記上部電極の上面上に第2の水素バリア膜を形成し、前記第2の水素バリア膜上に層間絶縁膜を形成し、前記層間絶縁膜および前記第2の水素バリア膜を貫通し、前記上部電極に接触する金属プラグを形成し、前記金属尾プラグ上にローカル配線を形成することを具備する。
本発明による半導体記憶装置は、強誘電体キャパシタの側壁残渣を除去し、かつ、水素による強誘電体キャパシタの特性劣化を抑制することができる。
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
(第1の実施形態)
図1は、本発明に係る第1の実施形態に従った強誘電体メモリの構成を示す概略的な断面図である。図2(A)は、図1に示す強誘電体メモリのメモリ領域の構成をより詳細に示す断面図である。図2(B)は、周辺回路領域の一部を示す断面図である。
図1は、本発明に係る第1の実施形態に従った強誘電体メモリの構成を示す概略的な断面図である。図2(A)は、図1に示す強誘電体メモリのメモリ領域の構成をより詳細に示す断面図である。図2(B)は、周辺回路領域の一部を示す断面図である。
本実施形態による強誘電体メモリは、セルトランジスタ(T)のソースドレイン間にキャパシタ(C)の両端をそれぞれ接続し、これをユニットセルとし,このユニットセルを複数直列に接続した「TC並列ユニット直列接続型強誘電体メモリ(以下、チェーン型のFeRAM)」でもよい。チェーン型のFeRAMは、図1に示すように、スイッチングトランジスタSTのソース−ドレイン間に強誘電体キャパシタFCの両端をそれぞれ接続し、これをユニットセルUCとし、このユニットセルUCを複数直列に接続した強誘電体メモリである。
また、本実施形態による強誘電体メモリは、COP(Capacitor On Plug )構造を有する。COP構造は、スイッチングトランジスタSTの拡散層20に接続されたコンタクトプラグ40の直上に強誘電体キャパシタFCを設けた構造である。COP構造は、メモリの微細化に適している。
勿論、本発明は、チェーン型のFeRAMに限定されず、それ以外の強誘電体メモリに適用可能である。
図2(A)に示すように、本実施形態による強誘電体メモリは、シリコン基板10と、シリコン基板10上に設けられたスイッチングトランジスタSTとを備えている。スイッチングトランジスタSTは、ソースとドレインとの間のチャネル領域上に設けられたゲート絶縁膜GDと、ゲート絶縁膜GD上に設けられたゲート電極30とを含む。層間絶縁膜ILD1がスイッチングトランジスタST上を被覆している。コンタクトプラグとしてのタングステンプラグ40が層間絶縁膜ILD1を貫通してスイッチングトランジスタSTのソースまたはドレイン(拡散層20)に接続されている。
水素バリア膜50が、タングステンプラグ40および層間絶縁膜ILD1上に設けられている。水素バリア膜50は、例えば、TiAlNから成る。強誘電体キャパシタFCが、水素バリア膜50上に設けられている。強誘電体キャパシタFCは、上部電極UE、強誘電体膜FEおよび下部電極LEを含む。強誘電体膜FEは、例えば、PZT(Pb(ZrxTi(1−x))O3)、SBT(SrxBiyTazOa)、BLT(BixLayOz)等からなる。ここで、x、y、z、aは正数である。上部電極UEは、例えば、酸化イリジウムから成る。下部電極LEは、例えば、イリジウムから成る。強誘電体キャパシタFCおよび水素バリア膜60は、さらに、層間絶縁膜ILD2によって被覆されている。
図2(A)に示すように、強誘電体膜FEは、その表面に突部80を有する。PZT等の強誘電体膜をCVD法にて堆積した場合、強誘電体膜の膜質は良好であるものの、その強誘電体膜の上面は、このように凹凸状になる。突部80の高さは、20nm以上である。一方、上部電極UEの上面は、強誘電体膜FEの上面よりも平坦である。即ち、上部電極UEの上面に突部があるとしても、その突部の高さは、20nm未満である。上部電極UEの上面の突部が20nm以上あると、その側面に側壁残渣(いわゆる、フェンス)が形成されることが分かっている。よって、上部電極UEの上面を平坦にすることにより、上部電極UEの側面にフェンスが形成されることを抑制することができる。
また、強誘電体キャパシタFCの側面のテーパー角度(シリコン基板10の表面に対する強誘電体キャパシタFCの側面のなす角度)は、75度以上である。図7に示すように、強誘電体キャパシタFCの側面のテーパー角度が75度以上になると、上部電極UEの側面にフェンスが形成されやすくなる。一方、強誘電体キャパシタFCの側面のテーパー角度を垂直に近づけることは、強誘電体メモリの微細化に資する。本実施形態では、強誘電体キャパシタFCの側面のテーパー角度を75度以上にしつつ、CMPにてフェンスを除去している。従って、本実施形態は、強誘電体キャパシタの特性を維持しつつ、強誘電体メモリを微細化することができる。
水素バリア膜60が強誘電体キャパシタFCの側面を被覆している。水素バリア膜60は、強誘電体キャパシタFCの上部電極UEの上面には設けられていない。ローカル配線LICが上部電極UEの上面全体を被覆するように設けられ、上部電極UEの上面に接触している。ローカル配線LICは、例えば、TiN膜、ALCu膜およびTiN膜の三層膜で構成されている。ローカル配線LIC上には、層間絶縁膜ILD3が設けられている。
側壁残渣(フェンス)90が上部電極UEの側面に残存している。つまり、フェンス90は、上部電極UEの側面と水素バリア膜60との間に存在している。しかし、フェンス90は、上部電極UEの上面よりも突出していない。また、水素バリア膜60がフェンス90の外側を被覆しているので、水素が強誘電体キャパシタFCへ侵入しない。よって、本実施形態では、フェンス90が存在しても、強誘電体キャパシタFCの特性に悪影響をもたらさない。フェンス90は、強誘電体キャパシタFCの形成時に発生するエッチング残渣である。エッチング残渣としては、例えば、上部電極極UEの材料として用いられるイリジウム等、あるいは、下部電極LEの材料として用いられるイリジウムである。尚、勿論、フェンス90は、実際には、形成されていなくてもよい。従って、図面では、フェンス90を破線で示している。
図2(B)に示すように、周辺回路領域には、拡散層20、ゲート電極30、ゲート絶縁膜GDを含むトランジスタTrがシリコン基板10上に形成されている。プラグ40は、トランジスタTrのソースまたはドレインに接続されている。さらに、コンタクトCNTがプラグ40上に設けられている。配線ICが、コンタクトCNTおよび層間絶縁膜ILD3上に設けられている。
トランジスタTrは、メモリ領域のスイッチングトランジスタSTと同じ構成でよい。配線ICは、メモリ領域のローカル配線LICと同じ構成でよい。これにより、本実施形態による強誘電体メモリの製造方法が簡単になる。尚、図2(B)には単純な素子構成のみ示しているが、実際の周辺回路では、トランジスタTr、コンタクトCNT(プラグ40)および配線ICが多数設けられ、より複雑な構成を有する。
図3から図6は、第1の実施形態による強誘電体メモリの製造方法を示す断面図である。図3から図6では、メモリ領域のみを示しており、周辺回路領域については図示を省略している。
まず、従来のプロセスを用いて、スイッチングトランジスタSTをシリコン基板10上に形成する。スイッチングトランジスタSTは、従来のものと同様で良いので、その詳細は省略されている。スイッチングトランジスタSTの形成工程において、スイッチングトランジスタSTのソース層またはドレイン層として拡散層20を形成する。次に、層間絶縁膜ILD1をスイッチングトランジスタST上に堆積する。層間絶縁膜ILD1は、例えば、シリコン酸化膜、あるいは、シリコン酸化膜よりも比誘電率の低いlow−k膜である。次に、拡散層20に達するコンタクトホールを形成し、コンタクトホール内に金属を充填する。その後、表面を平坦化するために、CMP(Chemical Mechanical Polishing)を用いて、その金属を層間絶縁膜ILD1の上面まで研磨する。これにより、コンタクトプラグとしてのプラグ40が形成される。プラグ40は、例えば、タングステンからなる。
次に、プラグ40を含む層間絶縁膜ILD1上に水素バリア膜50、下部電極LEの材料、強誘電体膜FEの材料および上部電極UEの材料を順に堆積する。水素バリア膜50は、例えば、チタンナイトライド(T3N4等)、チタンアルミニウムナイトライド(TiAlN等)、タングステンナイトライド(WN等)、チタニウム(Ti)の単層膜、あるいは、これらの積層膜からなる。本実施形態では、水素バリア膜50は、TiAlNの単層膜からなる。水素バリア膜50の膜厚は、例えば、30nmである。
下部電極LEの材料は、例えば、Ir、酸化イリジウム(IrO2、IrOx)、Pt、SrRuO3、LaSrO3およびSrRuO3(以下、SROともいう)の単層膜、あるいは、これらの積層膜からなる。本実施形態では、下部電極LEの材料は、イリジウムの単層膜からなる。下部電極LEの材料の膜厚は、例えば、120nmである。
強誘電体膜FEの材料は、CVD法を用いて堆積され、例えば、PZT(Pb(ZrxTi(1−x))O3)、SBT(SrxBiyTazOa)、BLT(BixLayOz)等からなる。本実施形態では、強誘電体膜FEの材料はPZTからなる。強誘電体FEの材料の膜厚は、例えば、100nmである。通常の条件においては、CVD法で形成されたPZT膜の表面には、20nm以上の凹凸が形成される。
上部電極UEの材料は、例えば、Ir、酸化イリジウム(IrO2、IrOx)、Pt、SrRuO3、LaSrO3およびSrRuO3(以下、SROともいう)の単層膜、あるいは、これらの積層膜からなる。本実施形態では、上部電極UEの材料は、SROおよびIrO2の積層膜からなる。尚、図面では、上部電極UEの材料は省略して単層のように示されている。SRO層の膜厚は、例えば、10nmである。IrO2層の膜厚は、例えば、90nmである。
この段階では、強誘電体膜FEの突部80が上部電極UEの材料にも転写されている。従って、図3では、上部電極UEの材料の表面の平坦性は、強誘電体膜FEの表面の平坦性と同程度である。
尚、周辺回路領域では、トランジスタTr等の素子がシリコン基板10上に形成された後、上部電極UEの材料の形成工程までメモリ領域と同様の工程を経る。
次に、図3に示すように、上部電極UEの材料上にハードマスク70を形成する。ハードドマスク70は、上部電極UEのパターンに加工される。ハードマスク70は、膜厚550nmのSiO2および膜厚130nmのAl2O3からなる積層膜である。ここで、Al2O3膜は、例えば、プラズマTEOS(Tetraethoxysilane)法によってSiO2を形成する時に発生する水素から強誘電体キャパシタFCを保護するために設けられている。ハードマスク70は、SiOx(例えばSiO2)、AlxOy(例えばAl2O3)、SiAlxOy(例えば、SiAlO)、(ZrOx(例えばZrO2)、SixNy(例えばSi3N4)、TiAlxNy( 例えば、TiAl0.5N0.5) の単層膜、あるいは、これらを組み合わせた積層膜からなる。
尚、周辺回路領域では、ハードマスク70は総て除去される。これにより、次の、強誘電体キャパシタFCの加工工程において、周辺回路領域における上部電極UE、強誘電体膜FE、下部電極LEおよび水素バリア膜50は総て除去される。
次に、ハードマスク70をマスクとして用いて、高温RIE(Reactive Ion Etching)法で、上部電極UEの材料、強誘電体膜FEおよび下部電極LEの材料をエッチングする。RIEの温度は、例えば、約350度である。これにより、上部電極UE、強誘電体膜FEおよび下部電極LEは、強誘電体キャパシタFCのパターンに加工される。下部電極LEの材料をエッチングするときに、その材料であるIrがハードマスク70の側面および上部電極UEの側面に付着する。主としてIrからなる側壁残渣がフェンス90として上部電極UEの側面に残る。
図7は、強誘電体キャパシタの側面のテーパー角度θとフェンスの高さhとの関係を示すグラフである。図7を参照して、強誘電体キャパシタの側面のテーパー角度θとフェンスの高さhとの関係を説明する。フェンスの高さhは、上部電極UEの上面(突部80の底面)からの高さを示す。ここで、ハードマスク70は、膜厚550nmのSiO2および膜厚130nmのAl2O3からなる積層膜であった。上部電極UEは、膜厚90nmのIrO2膜であった。強誘電体膜FEは、膜厚100nmのPZT膜であった。下部電極LEは、膜厚120nmのIr膜であった。さらに、バリア膜50は、膜厚30nmのTiAlN膜であった。RIEは、350度以上の温度の雰囲気中で処理された。RIEの温度を変更することによって、テーパー角度θを調節することができる。RIEの温度が350度のときにデーパー角度θは、約75度以上になる。このグラフから分かるように、テーパー角度θが約75度を超えると、フェンス90の高さhが顕著に大きくなる。即ち、従来の技術では、強誘電体キャパシタFCの側面のテーパー角度θが約75度を超えると、強誘電体キャパシタにおけるリーク電流が大きくなる可能性が高い。
図5を参照して、本実施形態による強誘電体メモリの製造方法の説明に戻る。
強誘電体キャパシタFCの形成後、水素バリア膜60を堆積する。水素バリア膜60は、SiOx(例えば、SiO2)、AlxOy(例えば、Al2O3)、SiAlxOy(例えば、SiAlO)、ZrOx(例えば、ZrO2)、SixNy(例えば、Si3N4)の単層膜、あるいは、これらを組み合わせた積層膜からなる。
さらに、水素バリア膜60上に層間絶縁膜ILD2を堆積する。
次に、図6に示すように、CMP法を用いて、層間絶縁膜ILD2、上部電極UE、水素バリア膜60およびフェンス90を研磨する。このとき、上部電極UEの上面にある突部81が無くなり、上部電極UEが平坦になるまで研磨する。これと同時に、水素バリア膜60およびフェンス90も、CMPにより、平坦化された上部電極UEの上面と同じ高さレベルまで研磨される。このように、フェンス90は上部電極UEの突部81とともに研磨されるので、図4に示す段階でフェンス90は高く形成されても差し支えない。即ち、本実施形態による強誘電体メモリでは、強誘電体キャパシタFCの側面のテーパー角度θを75度〜90度にすることができる。これにより、強誘電体メモリをさらに微細化することができる。
また、上部電極UEの上面をCMPで平坦化するため、上部電極UEの上部のエッジが丸まらず、角張った状態を維持することができる。これにより、強誘電体キャパシタFCのサイズを均一にすることができる。強誘電体キャパシタFCのサイズを均一化すると、“1”と”0“との信号量のばらつきが小さくなる。
尚、周辺回路領域では、層間絶縁膜ILD2の研磨後、図2に示すコンタクトCNTが形成される。
次に、図2に示すように、ローカル配線LICの材料を上部電極UE上に直接堆積する。ローカル配線LICの材料は、例えば、TiN膜、AlCu膜およびTiN膜の3層膜、あるいは、TiAlN膜、AlCu膜およびTiAlN膜の3層膜であってもよい。ローカル配線LICの材料をRIEで加工することによって、ローカル配線LICを形成する。尚、ローカル配線LICは、加工後、上部電極UEの上面全体を被覆する。
上部電極UEの上面上には水素バリア膜60が設けられていないが、ローカル配線LIC内のTiN膜またはTiAlN膜が水素をブロックする。よって、ローカル配線LICが上部電極UEの上面全体を被覆することによって、強誘電体キャパシタFCの特性は良好に維持される。
尚、周辺回路領域では、配線ICは、ローカル配線LICと同時に層間絶縁膜ILD2上に形成される。
その後、図1に示す層間絶縁膜ILD3がローカル配線LICおよび層間絶縁膜ILD2上に形成され、第2層目のメタル配線M2が層間絶縁膜ILD3上に形成される。これにより、本実施形態による強誘電体メモリが完成する。
本実施形態によれば、上部電極UE上の突部81およびフェンス90が、CMP法によって、上部電極UE等とともに研磨される。これにより、上部電極UEの上面が平坦化されるとともに、フェンス90が上部電極UEの上面と同じ高さレベルまで削られる。よって、強誘電体キャパシタFCの側面のテーパー角度θを75度以上に急峻にし、強誘電体キャパシタFCのサイズを微細化することができる。
また、強誘電体膜FEは、CVD法によって形成されているため良質ではあるが、その上面に突部80を有する。しかし、上部電極UEの上面が平坦化されているので、強誘電体膜厚FE自体の上面の凹凸は問題とならない。
一方、上部電極UEの上面がCMPで研磨されるため、水素バリア膜60を上部電極UE上に残すことはできない。しかし、水素をブロックするTiN膜またはTiAlN膜を含むローカル配線LICが上部電極UEの上面全面を被覆するため、強誘電体キャパシタFCを水素から保護することができる。
(第2の実施形態)
図8は、本発明に係る実施形態に従った強誘電体メモリの構成を示す断面図である。第2の実施形態では、上部電極UEの側面および強誘電体膜FEの側面の一部に、フェンス90および水素バリア膜60だけでなく、ハードマスク95が残存している。ハードマスク95は、フェンス90と水素バリア膜60との間に形成されている。即ち、ハードマスク95は、上部電極UEの側面にフェンスを介して形成されており、水素バリア膜60は、上部電極UEの側面にフェンス90およびハードマスク95を介して形成されている。また、ハードマスク95が残存している部分には、段差が強誘電体膜FEの側面に形成されている。第2の実施形態のその他の構成は、第1の実施形態の構成と同様でよい。
図8は、本発明に係る実施形態に従った強誘電体メモリの構成を示す断面図である。第2の実施形態では、上部電極UEの側面および強誘電体膜FEの側面の一部に、フェンス90および水素バリア膜60だけでなく、ハードマスク95が残存している。ハードマスク95は、フェンス90と水素バリア膜60との間に形成されている。即ち、ハードマスク95は、上部電極UEの側面にフェンスを介して形成されており、水素バリア膜60は、上部電極UEの側面にフェンス90およびハードマスク95を介して形成されている。また、ハードマスク95が残存している部分には、段差が強誘電体膜FEの側面に形成されている。第2の実施形態のその他の構成は、第1の実施形態の構成と同様でよい。
尚、第2の実施形態の周辺回路領域は、第1の実施形態のそれと同様であるので、その図示を省略する。
図9〜図12は、第2の実施形態による強誘電体メモリの製造方法を示す断面図である。第2の実施形態の製造方法は、図3のハードマスク70の形成までは、第1の実施形態の製造方法と同様でよい。第2の実施形態では、便宜的に、70を第1のハードマスクと呼ぶ。第1のハードマスク70の材料およびサイズは、第1の実施形態におけるハードマスク70のそれらと同様でよい。
次に、図9に示すように、第1のハードマスク70をマスクとして用いて、高温RIE法で、上部電極UEの材料および強誘電体膜FEの上部をエッチングする。RIEの温度は、例えば、約350度である。また、上部電極UEおよび強誘電体膜FEの側面のテーパー角度は、75度以上に急峻に形成される。RIEは、強誘電体膜FEの途中で停止させる。
このとき、下部電極LEの材料は、まだエッチングされていない。しかし、テーパー角度が急峻であるため、上部電極UEおよび強誘電体膜FEのエッチング残渣がフェンス90として上部電極UEの側面および第1のハードマスク70の側面に形成される。
次に、図10に示すように、第2のハードマスク72の材料をフェンス90、強誘電体膜FEおよび第1のハードマスク70上に堆積する。第2のハードマスク72の材料は、第1のハードマスク70と同様に、SiOx(例えばSiO2)、AlxOy(例えばAl2O3)、SiAlxOy(例えば、SiAlO)、(ZrOx(例えばZrO2)、SixNy(例えばSi3N4)、TiAlxNy( 例えば、TiAl0.5N0.5) の単層膜、あるいは、これらを組み合わせた積層膜からなる。
次に、図11に示すように、第2のハードマスク72をRIEでエッチングバックする。これにより、フェンス90(上部電極UEの側面および第1のハードマスク70の側面)上に第2のハードマスク72を残置させる。第2のハードマスク72は、第1のハードマスク70の上面上にも残存してよい。
次に、図12に示すように、第2のハードマスク72(および第1のハードマスク70)をマスクとして用いて、高温RIE法で、強誘電体膜FEの下部および下部電極LEをエッチングする。RIEの温度は、例えば、約350度である。これにより、上部電極UE、強誘電体膜FEおよび下部電極LEは、強誘電体キャパシタFCのパターンに加工される。下部電極LEの材料をエッチングするときに、その材料であるイリジウムが第2のハードマスク72の側面に付着する。第2のハードマスク72およびフェンス90があるため、下部電極LEからのイリジウムは、上部電極UEの側面に直に付着することはない。従って、第3の実施形態は、強誘電体キャパシタFCのリーク電流が流れる危険性をさらに抑制することができる。強誘電体キャパシタFCの側面のテーパー角度は、75度以上に急峻に形成される。これにより、第1の実施形態と同様の効果を得ることができる。
その後、第2の実施形態による製造方法は、水素バリア膜60の形成以降の工程は、第1の実施形態の図5、図6、図1および図2を参照して説明した工程と同様である。これにより、第2の実施形態による強誘電体メモリが完成する。
第3の実施形態は、上記効果の他に、第1の実施形態と同様の効果を得ることができる。
(第3の実施形態)
図13は、本発明に係る第3の実施形態に従った強誘電体メモリの構成を示す断面図である。第3の実施形態は、第1の水素バリア膜60とは別個の第2の水素バリア膜62と、上部電極UEとローカル配線LICとの間を接続するコンタクトプラグ45とを備えている。第3の実施形態のその他の構成は、第1の実施形態と同様でよい。尚、第1の水素バリア膜60は、第1の実施形態における水素バリア膜60と同じ構成でよい。
図13は、本発明に係る第3の実施形態に従った強誘電体メモリの構成を示す断面図である。第3の実施形態は、第1の水素バリア膜60とは別個の第2の水素バリア膜62と、上部電極UEとローカル配線LICとの間を接続するコンタクトプラグ45とを備えている。第3の実施形態のその他の構成は、第1の実施形態と同様でよい。尚、第1の水素バリア膜60は、第1の実施形態における水素バリア膜60と同じ構成でよい。
第3の実施形態の製造方法を説明する。図3〜図6を参照して説明した工程を経る。図13に示すように、平坦化された層間絶縁膜ILD2および上部電極UE上に第2の水素バリア膜62を形成する。第2の水素バリア膜62の材料は、例えば、SiOx(例えば、SiO2)、AlxOy(例えば、Al2O3)、SiAlxOy(例えば、SiAlO)、ZrOx(例えば、ZrO2)、SixNy(例えば、Si3N4)の単層膜、あるいは、これらを組み合わせた積層膜からなる。
次に、第2の水素バリア膜62上に層間絶縁膜ILD3を堆積する。層間絶縁膜ILD3は、例えば、膜厚200nmのプラズマTEOSである。次に、層間絶縁膜ILD3および第2の水素バリア膜62を貫通して、上部電極UEに接触するようにコンタクトホールを形成する。このコンタクトホールにタングステンまたはアルミニウムを充填することによって、第2の水素バリア膜62を貫通して上部電極UEに接触するコンタクトプラグ45が形成される。MO−CVDによりタングステンを充填する場合、水素が発生する。したがって、タングステンを充填する場合には、MO−CVDの前に、コンタクトホール内に水素バリア膜として薄いNbN膜またはTiN膜を形成する。
その後、第1の実施形態と同様にローカル配線LIC等を形成することによって、第3の実施形態による強誘電体メモリが完成する。
第3の実施形態では、上部電極UEの上面および層間絶縁膜ILD2の上面が第2の水素バリア膜62で被覆されている。これにより、上部電極UEの上面からの水素の侵入をブロックすることができる。第3の実施形態は、さらに、第1の実施形態と同様の効果を得ることができる。
第3の実施形態の第2の水素バリア膜62およびコンタクトプラグ45を第2の実施形態に追加することは可能である。第2の実施形態と第3の実施形態とを組み合わせることによって、両者の効果を共に得ることができる。
第1から第3の実施形態は、それぞれ上述のTC並列ユニット直列接続型強誘電体メモリに適用することができる。
10…シリコン基板、ST…スイッチングトランジスタ、40…タングステンプラグ、50…TiAlN膜、60…水素バリア膜、FC…強誘電体キャパシタ、LE…下部電極、FE…強誘電体膜、UE…上部電極、80…突部、90…フェンス、LIC…ローカル配線、ILD1〜ILD3…層間絶縁膜
Claims (5)
- 半導体基板上に設けられたスイッチングトランジスタと、
前記スイッチングトランジスタ上に形成された層間絶縁膜と、
前記層間絶縁膜中に形成されたコンタクトプラグと、
前記コンタクトプラグおよび前記層間絶縁膜の上方に形成され、下部電極、強誘電体膜および上部電極を含む強誘電体キャパシタと、
前記半導体基板に形成され、前記コンタクトプラグと前記スイッチングトランジスタとの間を電気的に接続する拡散層と、
前記強誘電体キャパシタの側面に形成された水素バリア膜と、
前記上部電極の上面全体を被覆しかつ該上部電極の上面に接触するTiN膜またはTiAlN膜を含む配線とを備えた半導体記憶装置。 - 半導体基板上に設けられたスイッチングトランジスタと、
前記スイッチングトランジスタ上に形成された第1の層間絶縁膜と、
前記第1の層間絶縁膜中に形成されたコンタクトプラグと、
前記コンタクトプラグおよび前記第1の層間絶縁膜上に形成され、下部電極、強誘電体膜および上部電極を含む強誘電体キャパシタと、
前記半導体基板に形成され、前記コンタクトプラグと前記スイッチングトランジスタとの間を電気的に接続する拡散層と、
前記強誘電体キャパシタの側面に形成された第1の水素バリア膜と、
前記上部電極の上面に形成され、前記第1の水素バリア膜とは別個の第2の水素バリア膜と、
前記第2の水素バリア膜を貫通して前記上部電極に接触する金属プラグと、
前記金属プラグ上に形成された配線とを備えた半導体記憶装置。 - 半導体基板上にトランジスタを形成し、
前記トランジスタのソースまたはドレインの一方に接続されたコンタクトプラグを形成し、
下部電極、強誘電体膜および上部電極を含む強誘電体キャパシタを前記コンタクトプラグの上方に形成し、
前記強誘電体キャパシタの側面に水素バリア膜を形成し、
前記強誘電体キャパシタの形成時に前記上部電極の側面に形成された残渣を、前記上部電極の上面と共に研磨し、
前記上部電極の上面上にローカル配線を形成することを具備した半導体記憶装置の製造方法。 - 前記強誘電体キャパシタを前記コンタクトプラグの上方に形成するときに、
前記上部電極の材料上に第1のハードマスクを形成し、
前記第1のハードマスクをマスクとして用いて、前記上部電極および前記強誘電体膜の上部をエッチングし、
前記上部電極の側面および前記強誘電体膜の側面に第2のハードマスクを形成し、
少なくとも前記第2のハードマスクをマスクとして用いて、前記強誘電体膜の下部および前記下部電極をエッチングすることを含むことを特徴とする請求項3に記載の半導体記憶装置の製造方法。 - 半導体基板上にトランジスタを形成し、
前記トランジスタのソースまたはドレインの一方に接続されたコンタクトプラグを形成し、
下部電極、強誘電体膜および上部電極を含む強誘電体キャパシタを前記コンタクトプラグの上方に形成し、
前記強誘電体キャパシタの側面に第1の水素バリア膜を形成し、
前記強誘電体キャパシタの形成時に前記上部電極の側面に形成された残渣を、前記上部電極の上面と共に研磨し、
前記上部電極の上面上に第2の水素バリア膜を形成し、
前記第2の水素バリア膜上に層間絶縁膜を形成し、
前記層間絶縁膜および前記第2の水素バリア膜を貫通し、前記上部電極に接触する金属プラグを形成し、
前記金属尾プラグ上にローカル配線を形成することを具備した半導体記憶装置の製造方法。
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Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8395196B2 (en) * | 2010-11-16 | 2013-03-12 | International Business Machines Corporation | Hydrogen barrier liner for ferro-electric random access memory (FRAM) chip |
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Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5612560A (en) * | 1995-10-31 | 1997-03-18 | Northern Telecom Limited | Electrode structure for ferroelectric capacitors for integrated circuits |
US6844583B2 (en) * | 2001-06-26 | 2005-01-18 | Samsung Electronics Co., Ltd. | Ferroelectric memory devices having expanded plate lines |
US20030143853A1 (en) * | 2002-01-31 | 2003-07-31 | Celii Francis G. | FeRAM capacitor stack etch |
US6897501B2 (en) * | 2003-02-28 | 2005-05-24 | Infineon Technologies Aktiengesellschaft | Avoiding shorting in capacitors |
JP2004335659A (ja) * | 2003-05-06 | 2004-11-25 | Sony Corp | 三次元強誘電体キャパシタ及びその製造方法並びに半導体記憶装置 |
US20070012977A1 (en) * | 2005-04-11 | 2007-01-18 | Tai-Bor Wu | Semiconductor device and method for forming the same |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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