JP5412785B2 - 半導体装置とその製造方法 - Google Patents
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Description
実施形態の説明に先立ち、本願発明者が行った調査結果について説明する。
図10〜図33は、本実施形態に係る半導体装置の製造途中の断面図である。これらのうち、図10〜図22はワード線方向に直交する方向の断面図であり、図23〜図33は、ワード線方向の断面図である。
先の図14(a)は図37のA4−A4線に沿う断面図に相当し、図25(a)は図37のB3−B3線に沿う断面図に相当する。
第1実施形態では、強誘電体キャパシタの並びの端部において上部電極を拡幅したが、本実施形態では端部において以下のようにキャパシタ誘電体膜を延長することにより、第1実施形態と同様にスイッチング電荷量の改善を図るようにする。
図53は、本実施形態に係る半導体装置の断面図である。なお、同図において第1及び第2実施形態で説明したのと同じ要素にはこれらの実施形態と同じ符号を付し、以下ではその説明を省略する。
図56は、本実施形態に係る半導体装置の断面図である。なお、同図において第1〜第3実施形態で説明したのと同じ要素にはこれらの実施形態と同じ符号を付し、以下ではその説明を省略する。
前記第2の導電膜をパターニングして、複数の上部電極を少なくとも一方向に間隔をおいて形成する工程と、
前記上部電極を覆うレジストパターンを形成する工程と、
前記レジストパターンの側面が後退するエッチング条件を用いて、該レジストパターンをマスクにしながら前記誘電体膜をエッチングすることにより、キャパシタ誘電体膜を形成する工程と、
前記レジストパターンを除去する工程と、
前記第1の導電膜をパターニングして下部電極を形成する工程と、
前記下部電極を形成した後、前記上部電極を覆う絶縁膜を形成する工程と、
前記上部電極の上の前記絶縁膜にホールを形成する工程と、
前記ホールに、前記上部電極と電気的に接続された導電材料を埋め込む工程とを有し、
前記上部電極の並びのうちで端部における該上部電極上の前記ホールの形成予定領域が、前記側面が後退した後の前記レジストパターンにより覆われることを特徴とする半導体装置の製造方法。
前記上部電極の並びのうちで端部における該上部電極からはみ出る前記レジストパターンのはみ出し量を、該レジストパターンの前記後退量よりも大きくすることを特徴とする付記1に記載の半導体装置の製造方法。
前記第2の導電膜をパターニングすることにより、複数の上部電極を少なくとも一方向に並べて形成する工程と、
前記上部電極を覆うレジストパターンを形成する工程と、
前記レジストパターンの側面が後退するエッチング条件を用いて、該レジストパターンをマスクにしながら前記誘電体膜をエッチングすることにより、キャパシタ誘電体膜を形成する工程と、
前記レジストパターンを除去する工程と、
前記第1の導電膜をパターニングして下部電極を形成する工程と、
前記下部電極を形成した後、前記上部電極を覆う絶縁膜を形成する工程と、
前記上部電極の並びのうちで端部における該上部電極の全面に前記絶縁膜を残しながら他の前記上部電極上の前記絶縁膜にホールを形成する工程と、
前記ホールに、前記上部電極と電気的に接続された導電材料を埋め込む工程と、
を有することを特徴とする半導体装置の製造方法。
前記半導体基板の上方に形成される下部電極と、
前記下部電極上に形成されるキャパシタ誘電体膜と、
前記キャパシタ誘電体膜上に少なくとも一方向に並べて形成される複数の上部電極と、
前記複数の上部電極の各々を覆って形成され、該上部電極の上にホールが形成された絶縁膜と、
前記ホール内に形成されて前記上部電極と電気的に接続された導電材料とを有し、
前記上部電極の並びのうちで端部における上部電極上の前記ホールと、前記キャパシタ誘電体膜の側面との前記一方向の間隔を、前記端部以外における前記上部電極の前記一方向の幅よりも大きくしたことを特徴とする半導体装置。
前記半導体基板の上方に形成される下部電極と、
前記下部電極上に形成されるキャパシタ誘電体膜と、
前記キャパシタ誘電体膜上に少なくとも一方向に並べて形成される複数の上部電極と、
前記複数の上部電極の各々を覆って形成され、少なくとも前記上部電極の並びのうちで端部におけるもの以外の上部電極の上にホールが形成された絶縁膜と、
前記ホール内に形成されて前記上部電極と電気的に接続された導体プラグとを有し、
前記端部における前記上部電極の全面が前記絶縁膜で覆われたか、又は前記端部における前記上部電極の上の前記絶縁膜に、他の上部電極よりも直径が小さいホールが形成されたことを特徴とする半導体装置。
Claims (8)
- 半導体基板の上方に、第1の導電膜、誘電体膜、及び第2の導電膜をこの順に形成する工程と、
前記第2の導電膜をパターニングして、複数の上部電極を少なくとも一方向に間隔をおいて形成する工程と、
前記上部電極を覆うレジストパターンを形成する工程と、
前記レジストパターンの側面が後退するエッチング条件を用いて、該レジストパターンをマスクにしながら前記誘電体膜をエッチングすることにより、キャパシタ誘電体膜を形成する工程と、
前記レジストパターンを除去する工程と、
前記第1の導電膜をパターニングして下部電極を形成する工程と、
前記下部電極を形成した後、前記上部電極を覆う絶縁膜を形成する工程と、
前記上部電極の上の前記絶縁膜にホールを形成する工程と、
前記ホールに、前記上部電極と電気的に接続された導電材料を埋め込む工程とを有し、
前記上部電極の並びのうちで端部における該上部電極上の前記ホールの形成予定領域が、前記側面が後退した後の前記レジストパターンにより覆われることを特徴とする半導体装置の製造方法。 - 前記上部電極の並びのうちで端部における該上部電極の幅を、他の前記上部電極の幅よりも広い大きさで前記一方向に広げたことを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記キャパシタ誘電体膜を形成する工程において、
前記上部電極の並びのうちで端部における該上部電極からはみ出る前記レジストパターンのはみ出し量を、該レジストパターンの前記後退量よりも大きくすることを特徴とする請求項1に記載の半導体装置の製造方法。 - 前記ホールを形成する工程において、前記上部電極の並びのうちで端部にある該上部電極上の前記ホールの直径を、他の前記上部電極上の前記ホールの直径よりも小さくすることを特徴とする請求項1に記載の半導体装置の製造方法。
- 半導体基板の上方に、第1の導電膜、誘電体膜、及び第2の導電膜をこの順に形成する工程と、
前記第2の導電膜をパターニングすることにより、複数の上部電極を少なくとも一方向に並べて形成する工程と、
前記上部電極を覆うレジストパターンを形成する工程と、
前記レジストパターンの側面が後退するエッチング条件を用いて、該レジストパターンをマスクにしながら前記誘電体膜をエッチングすることにより、キャパシタ誘電体膜を形成する工程と、
前記レジストパターンを除去する工程と、
前記第1の導電膜をパターニングして下部電極を形成する工程と、
前記下部電極を形成した後、前記上部電極を覆う絶縁膜を形成する工程と、
前記上部電極の並びのうちで端部における該上部電極の全面に前記絶縁膜を残しながら他の前記上部電極上の前記絶縁膜にホールを形成する工程と、
前記ホールに、前記上部電極と電気的に接続された導電材料を埋め込む工程と、
を有することを特徴とする半導体装置の製造方法。 - 半導体基板と、
前記半導体基板の上方に形成される下部電極と、
前記下部電極上に形成されるキャパシタ誘電体膜と、
前記キャパシタ誘電体膜上に少なくとも一方向に並べて形成される複数の上部電極と、
前記複数の上部電極の各々を覆って形成され、該上部電極の上にホールが形成された絶縁膜と、
前記ホール内に形成されて前記上部電極と電気的に接続された導電材料とを有し、
前記上部電極の並びのうちで端部における上部電極上の前記ホールと、前記キャパシタ誘電体膜の側面との前記一方向の間隔を、前記端部以外における前記上部電極の前記一方向の幅よりも大きくしたことを特徴とする半導体装置。 - 前記端部における前記上部電極の前記一方向の幅を、前記端部以外における前記上部電極の幅よりも広くしたことを特徴とする請求項6に記載の半導体装置。
- 半導体基板と、
前記半導体基板の上方に形成される下部電極と、
前記下部電極上に形成されるキャパシタ誘電体膜と、
前記キャパシタ誘電体膜上に少なくとも一方向に並べて形成される複数の上部電極と、
前記複数の上部電極の各々を覆って形成され、少なくとも前記上部電極の並びのうちで端部におけるもの以外の上部電極の上にホールが形成された絶縁膜と、
前記ホール内に形成されて前記上部電極と電気的に接続された導体プラグとを有し、
前記端部における前記上部電極の全面が前記絶縁膜で覆われたか、又は前記端部における前記上部電極の上の前記絶縁膜に、他の上部電極よりも直径が小さいホールが形成されたことを特徴とする半導体装置。
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