JP2009158704A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】特性の劣化が抑制され、且つ、十分な静電容量を有するキャパシタを備えた半導体装置とその製造方法を提供する。
【解決手段】半導体装置は、半導体基板１及びＭＯＳトランジスタ３上に形成された第１の層間絶縁膜４と、第１の層間絶縁膜４の上に形成され、メモリセル領域に位置する部分に開口部を有する第２の層間絶縁膜１１と、開口部の内壁上に形成された下部電極１２と、開口部の内壁に沿って、下部電極１２及び第２の層間絶縁膜１１上に形成された誘電体膜１３、及び誘電体膜１３上に形成され、開口部を埋める上部電極１４とを有するキャパシタとを備えている。上部電極１４、誘電体膜１３、第２の層間絶縁膜のうち、メモリセル領域の端部に設けられた部分をそれぞれ貫通し、キャパシタを取り囲む第１の水素バリア膜１７が設けられている。
【選択図】図１

Description

本発明は、強誘電体メモリなどの半導体装置及びその製造方法に関する。

近年、情報の電子化と携帯端末の進化に伴い、書き換え可能なフラッシュメモリや強誘電体メモリなどの不揮発性メモリの用途は拡大している。特に、強誘電体メモリ（ＦＲＡＭ：Ferroelectric Random Access Memory）は、フラッシュメモリと違って書き換えに要する電力が少なくて済むため、バッテリーなしの使用が可能で、且つ高速に動作できるため、非接触カード（ＲＦ−ＩＤ：Radio Frequency-Identification）への展開が始まりつつある。また、強誘電体メモリは、既存のＳＲＡＭ（Static Random Access Memory）、ＤＲＡＭ（Dynamic Random Access Memory）、フラッシュメモリ等の置き換えとしての用途や、さらに、ロジック領域が混載されたメモリ等への使用が大きく期待されている。

強誘電体メモリの強誘電体キャパシタは、代表的には、上部電極及び下部電極にそれぞれ白金（Ｐｔ）膜を用い、強誘電体膜にＰＺＴ（Ｐｂ（Ｚｒ_ｘＴｉ_１−ｘ）Ｏ_３）、ＢＩＴ（Ｂｉ_４Ｔｉ_３Ｏ_１２）、ＳＢＴ（ＳｒＢｉ_２Ｔａ_２Ｏ_９）などを用いて形成される。具体的な方法としては、例えばシリコン基板を用いたＬＳＩ（Large Scale Integration）プロセスでＦＲＡＭを形成する場合、トランジスタ等が形成されたシリコン基板の表面をシリコン酸化膜等の絶縁膜で覆った後、該絶縁膜上に白金（Ｐｔ）からなる下部電極、ＰＺＴ膜、及びＰｔからなる上部電極を順次形成して、強誘電体キャパシタが形成される。

ここで、強誘電体メモリでは、強誘電体キャパシタへ水素が拡散されることによって、キャパシタの特性や信頼性が低下するということが知られている。特に、強誘電体キャパシタ上に、タングステンからなり、後の工程で上方に設けられるＡｌ配線パターンと電気的に接続するコンタクト部を形成する場合、タングステンが水素雰囲気中で処理されるため、強誘電体キャパシタ上のコンタクトホールから水素が入り込んでしまう。その結果、強誘電体キャパシタの特性が劣化することがある。このような不具合に対して、水素バリア機能を携えた構造を有するキャパシタが一般的に用いられている。

例えば、上部電極上に導電性を示し、且つ水素バリア性のあるハードマスクを形成し、該ハードマスクで覆われていない領域をエッチングすることにより、上部電極、強誘電体膜、下部電極を一括でパターニングして強誘電体キャパシタを形成する技術が提案されている（例えば特許文献１参照）。この場合、上部電極の一部として導電性の水素バリア膜を用いると、強誘電膜への水素の進入を防止できるので、水素還元による強誘電体キャパシタの特性が劣化するのを回避できる。
特開２００６−１３５０７７号公報

また、デバイス特性の向上やコスト力を強化するために、低消費電力化、高速動作化、及びチップの取れ数の増加が必要であり、半導体集積回路装置の微細化が進んでいる。微細化によりメモリセルの占有面積が縮小されると、キャパシタの占有面積を縮小しなくてはならない。一方、低消費電力化により電源電圧が低減されると、ビット線電位差が小さくなるため、情報の読み出し動作を困難にしてしまう。このため、キャパシタの占有面積を縮小しつつ、キャパシタの静電容量を増加させるという相反する要求を満たさねばならない。

これらの要求を満足するために、立体構造を有するキャパシタが提案されている。ここで、例えば層間絶縁膜内に設けられた開口部にキャパシタが形成された立体キャパシタの場合、開口部の側面にもキャパシタが設けられるため、キャパシタの表面積を大きくすることができ、微細化されても十分な静電容量を確保することができる。しかしながら、キャパシタの表面積が増加した分、例えばキャパシタの側面部分において、水素の影響をより受けやすくなる恐れがあるため、立体構造を有するキャパシタにおいては、キャパシタへ水素が侵入するのをより確実に防ぐ必要がある。

上記に鑑み、本発明の目的は、特性の劣化が抑制され、且つ、十分な静電容量を有するキャパシタを備えた半導体装置とその製造方法を提供することにある。

上記目的を達成するため、本発明に係る半導体装置は、ＭＯＳトランジスタが設けられたメモリセル領域を備えた半導体装置であって、半導体基板と、前記半導体基板及び前記ＭＯＳトランジスタの上に形成された第１の層間絶縁膜と、前記第１の層間絶縁膜の上に形成され、前記メモリセル領域に位置する部分に開口部を有する第２の層間絶縁膜と、前記開口部の内壁上に形成された下部電極と、前記開口部の内壁に沿って、前記下部電極及び前記第２の層間絶縁膜上に形成された誘電体膜と、及び前記誘電体膜上に形成され、前記開口部を埋める上部電極とを有し、前記ＭＯＳトランジスタと電気的に接続されるキャパシタと、前記上部電極、前記誘電体膜、前記第２の層間絶縁膜のうち、前記メモリセル領域の端部に設けられた部分をそれぞれ貫通し、前記キャパシタを取り囲む第１の水素バリア膜とを備えている。

この構成によれば、メモリセル領域の端部に設けられた第１の水素バリア膜によりキャパシタの周囲が覆われるので、例えば製造工程中にキャパシタに水素が侵入するのを防ぐことができる。また、本発明のキャパシタは、開口部の内部に設けられた立体構造を有するため、平面構造のキャパシタに比べて、単位面積当たりの静電容量を大きくすることができる。そのため、所定の容量を確保しながら、メモリセルの単位面積をさらに小さくすることができ、微細化に有用である。従って、本発明の半導体装置では、水素還元による特性の劣化が抑制され、微細化されても十分な静電容量を有するキャパシタを備え、新羅性の高い半導体装置を実現することができる。

次に、本発明の半導体装置の製造方法は、ＭＯＳトランジスタが設けられたメモリセル領域を備えた半導体装置の製造方法であって、前記ＭＯＳトランジスタが設けられた半導体基板上に、第１の層間絶縁膜を形成する工程（ａ）と、前記第１の層間絶縁膜を貫通し、前記ＭＯＳトランジスタに電気的に接続される第１のコンタクトプラグを形成する工程（ｂ）と、前記第１の層間絶縁膜及び前記第１のコンタクトプラグの上に設けられ、前記メモリセル領域であって、前記第１のコンタクトプラグの上方に位置する部分に開口部を有する第２の層間絶縁膜を形成する工程（ｃ）と、前記開口部の内壁上に設けられた下部電極と、前記開口部の内壁に沿って、前記下部電極及び前記第２の層間絶縁膜の上に設けられた誘電体膜と、及び前記誘電体膜上に設けられ、前記開口部を埋める上部電極とを有し、前記第１のコンタクトプラグに電気的に接続されるキャパシタ形成する工程（ｄ）と、前記上部電極、前記誘電体膜、及び前記第２の層間絶縁膜の上部のうち、前記メモリセル領域の端部に設けられた部分をそれぞれ除去して前記第２の層間絶縁膜を露出させることで、前記キャパシタの周囲にスリットを形成する工程（ｅ）と、前記上部電極の上に第３の層間絶縁膜を堆積して、前記スリットを前記第３の層間絶縁膜で埋める工程（ｆ）と、前記第３の層間絶縁膜のうち、前記スリットの上方に位置する部分を露出させる開口を有するレジストを、前記第３の層間絶縁膜上に形成した後、前記レジストをマスクとして前記第３の層間絶縁膜及び前記第２の層間絶縁膜を除去することで、前記第３の層間絶縁膜、前記上部電極、前記誘電体膜、前記第２の層間絶縁膜のうち、前記メモリセル領域の端部に設けられた部分をそれぞれ貫通し、前記キャパシタを取り囲むトレンチを形成する工程（ｇ）と、前記トレンチに第１の水素バリア膜を埋め込むことで、前記第１の水素バリア膜により前記キャパシタを取り囲む工程（ｈ）とを備えている。

この方法によれば、工程（ｈ）でメモリセル領域の端部に第１の水素バリア膜を形成することで、メモリセル領域に設けられたキャパシタの周囲が第１の水素バリア膜で覆われるため、例えば後の工程でメモリセル領域と隣接するロジック領域に水素雰囲気下でコンタクトプラグを形成する際に、キャパシタに水素が侵入するのを抑制することができる。また、本発明の半導体装置の製造方法では、工程（ｄ）で下部電極を開口部の内壁上に形成するため、立体構造を有するキャパシタが得られる。従って、本発明の半導体装置の製造方法では、立体キャパシタを取り囲むように第１の水素バリア膜を備えることで、微細化されても、十分な静電容量を有し、安定に動作可能な半導体装置を製造することができる。

本発明の半導体装置及びその製造方法によれば、誘電体キャパシタを取り囲む水素バリア膜が形成されているため、誘電体キャパシタの特性の劣化を抑制することができ、十分な静電容量を有し、信頼性の高い半導体装置を実現することができる。

以下、本発明の半導体装置及びその製造方法について図面を参照しながら説明する。

（第１の実施形態）
−半導体装置の構成−
最初に、図１（ａ）、（ｂ）を用いて本実施形態の半導体装置の構成について述べる。図１（ａ）は、本実施形態に係る半導体装置の構成を示す断面図である。

図１（ａ）に示すように、本実施形態の半導体装置は、例えばシリコン（Ｓｉ）からなる半導体基板１と、半導体基板１内に例えばシャロウトレンチ分離（ＳＴＩ：Shallow Trench. Isolation）法により形成された複数の素子分離領域２と、半導体基板１上であって、互いに隣接する素子分離領域２に分離された領域（メモリセル領域）に形成されたＭＯＳトランジスタ３と、ＭＯＳトランジスタ３及び半導体基板１上に形成され、例えば膜厚が５００ｎｍで酸化シリコンからなる第１の層間絶縁膜４と、第１の層間絶縁膜４を貫通し、ＭＯＳトランジスタ３のソース／ドレイン領域（図示せず）と接続される第１のコンタクトプラグ５と、第１のコンタクトプラグ５上に形成され、例えば膜厚が８０ｎｍのタングステン（Ｗ）からなるローカル配線６とを備えている。

また、本実施形態の半導体装置は、第１の層間絶縁膜４及びローカル配線６の上に形成され、例えば膜厚が２５０ｎｍで酸化シリコンからなる第２の層間絶縁膜７と、第２の層間絶縁膜７上に形成され、例えば膜厚が１８０ｎｍでシリコン窒化膜からなる第２の水素バリア膜９と、第２の水素バリア膜９上に形成された酸素バリア膜１０と、第１の層間絶縁膜４、第２の層間絶縁膜７、及び第２の水素バリア膜９を貫通し、ＭＯＳトランジスタ３のソース／ドレイン領域に接続される第２のコンタクトプラグ８ｂとをさらに備えている。ここで、酸素バリア膜１０は、例えば、膜厚が５０ｎｍの窒化チタンアルミニウム（ＴｉＡｌＮ）膜１０ａと、膜厚が５０ｎｍのイリジウム（Ｉｒ）膜１０ｂと、膜厚が５０ｎｍの酸化イリジウム（ＩｒＯ_２）膜１０ｃと、膜厚が１００ｎｍの白金（Ｐｔ）（図示せず）が下から順に積層された構成となっている。また、半導体基板１上においてメモリセル領域に隣接して設けられた領域（ロジック領域）では、第１の層間絶縁膜４、第２の層間絶縁膜７、及び第２の水素バリア膜９を貫通する第３のコンタクトプラグ８ａが設けられている。

さらに、本実施形態の半導体装置は、第２の水素バリア膜９及び酸素バリア膜１０の上に設けられ、酸素バリア膜１０の上面に達する開口部を有する第３の層間絶縁膜１１と、開口部の内壁上に形成され、例えば膜厚が５０ｎｍでＰｔからなる下部電極１２と、開口部の内壁に沿って、下部電極１２及び第３の層間絶縁膜１１の上に形成された強誘電体膜１３と、強誘電体膜１３上に形成され、例えば膜厚が５０ｎｍでＰｔからなる上部電極１４と、上部電極１４上に設けられ、例えば膜厚が１００ｎｍでＴｉＡｌＮからなる第３の水素バリア膜１５とを備えている。なお、下部電極１２、強誘電体膜１３、及び上部電極１４から強誘電体キャパシタが構成されている。強誘電体膜１３は、例えば膜厚が５０ｎｍで、ストロンチウム（Ｓｒ）、ビスマス（Ｂｉ）、タンタル（Ｔａ）及びニオブ（Ｎｂ）を含むビスマス層状ペロブスカイト型酸化物である強誘電体から構成されている。

ここで、本実施形態の半導体装置では、ＭＯＳトランジスタ３が設けられたメモリセル領域の端部において、第３の層間絶縁膜１１、強誘電体膜１３、上部電極１４、及び第２の水素バリア膜１を貫通し、第２の水素バリア膜９の上面に達するスリットと、該スリットに導電膜が埋め込まれてなる第１の水素バリア膜１７とが設けられている。このスリットの、ＭＯＳトランジスタ３のゲート長方向における幅は例えば２００ｎｍ程度である。

また、本実施形態の半導体装置は、第３の水素バリア膜１５及び第３の層間絶縁膜１１の上に形成され、例えば膜厚が１６０ｎｍで酸化シリコンからなる第４の層間絶縁膜１６と、第４の層間絶縁膜１６を貫通し、第３の水素バリア膜１５に接続される第４のコンタクトプラグ１８ｂと、ロジック領域に設けられ、第３の層間絶縁膜１１及び第４の層間絶縁膜１６を貫通し、第３のコンタクトプラグ８ａに電気的に接続される第５のコンタクトプラグ１８ａと、第４のコンタクトプラグ１８ｂ及び第５のコンタクトプラグ１８ａの上にそれぞれ形成された配線１９とをさらに備えている。なお、第１の水素バリア膜１７は、第４の層間絶縁膜１６も貫通して形成されている。また、図示は省略するが、第１のコンタクトプラグ５、第２のコンタクトプラグ８ｂ、第３のコンタクトプラグ８ａ、第４のコンタクトプラグ１８ｂ、及び第５のコンタクトプラグ１８ａの下部には、例えば膜厚が１０ｎｍのチタンと、膜厚が２０ｎｍの窒化チタンとが積層されてなるバリア層がそれぞれ設けられている。

図１（ｂ）は、本実施形態の半導体装置の構成の概略を示す平面図である。同図に示すように、本実施形態の半導体装置では、キャパシタ占有部が複数個形成されたメモリセル領域を取り囲むように、第１の水素バリア膜１７が配置されている。これにより、強誘電体キャパシタは、側方全体を第１の水素バリア膜１７に覆われることになる。

本実施形態の半導体装置の特徴は、メモリセル領域の端部に設けられた第１の水素バリア膜１７を備えていることにある。この構成によれば、メモリセル領域に形成された強誘電体キャパシタの周囲が第１の水素バリア膜１７に覆われるので、例えば製造工程中に、強誘電体キャパシタに水素が侵入するのを防ぐことができる。特に、本実施形態の半導体装置のように、メモリセル領域に隣接して設けられたロジック領域にコンタクトプラグ（第３のコンタクトプラグ８ａ）を形成する場合でも、コンタクトプラグの形成時に水素が強誘電体キャパシタへ拡散するのを抑制することができる。また、本実施形態の強誘電体キャパシタは、開口部の内部に設けられた立体構造を有するため、平面構造のキャパシタに比べて、単位面積当たりの静電容量を大きくすることができる。そのため、所定の静電容量を確保しながら、メモリセルの単位面積をさらに小さくすることができ、半導体装置の微細化に有用である。従って、本実施形態の半導体装置では、水素還元による特性の劣化が抑制され、微細化されても十分な静電容量を有する強誘電体キャパシタを備え、信頼性の高い半導体装置を実現することができる。

さらに、本実施形態の半導体装置では、第１の水素バリア膜１７だけでなく、第２の水素バリア膜９及び第３の水素バリア膜１５が強誘電体キャパシタの下方及び上方にそれぞれ設けられているため、強誘電体キャパシタへの水素の侵入をより確実に抑制できる。また、強誘電体キャパシタの周囲全体が水素バリア膜で覆われているため、リーク電流が抑制でき、キャパシタの特性を向上させることができる。

−半導体装置の製造方法−
次に、本実施形態の半導体装置の製造方法について述べる。図２（ａ）〜（ｄ）、図３（ａ）〜（ｃ）、及び図４（ａ）、（ｂ）は、本実施形態の半導体装置の製造方法を示す断面図である。

最初に、図２（ａ）に示すように、Ｓｉなどからなる半導体基板１内にＳＴＩ（Shallow Trench Isolation）膜を選択的に形成して、ＳＴＩ膜からなる複数の素子分離領域２により半導体基板１内を区画する。その後、素子分離領域２により分離された素子形成領域（メモリセル領域）にＭＯＳトランジスタ３を形成する。次に、半導体基板１及びＭＯＳトランジスタ３の上に、化学的気相堆積（ＣＶＤ）法などにより、例えば膜厚が１０００ｎｍで酸化シリコン膜を堆積する。その後、化学機械的研磨（ＣＭＰ）法により、堆積した酸化シリコン膜の上面を平坦化することで、例えば膜厚が５００ｎｍの第１の層間絶縁膜４を形成する。次に、リソグラフィ法及びドライエッチング法により、第１の層間絶縁膜４を貫通し、ＭＯＳトランジスタ３のソース／ドレイン領域（図示せず）の上面に達するコンタクトホールを選択的に開口する。続いて、スパッタ法又はＣＶＤ法により、コンタクトホールの内面から第１の層間絶縁膜４の上面に亘って、例えば膜厚が１０ｎｍのチタンと、膜厚が２０ｎｍの窒化チタンとを順次堆積してバリア層（図示せず）を形成する。その後、ＣＶＤ法により、バリア層上に膜厚が５００ｎｍのタングステンなどからなる金属膜を堆積して、コンタクトホールに埋め込む。次いで、ＣＭＰ法により、バリア層及び金属膜のうち、第１の層間絶縁膜４の上面に設けられた部分を除去することで、バリア層及び金属膜からなる第１のコンタクトプラグ５を形成する。

続いて、スパッタ法又はＣＶＤ法により、第１のコンタクトプラグ５及び第１の層間絶縁膜４の上に、例えば膜厚が１０ｎｍのチタンと、膜厚が２０ｎｍの窒化チタンとを順次堆積してバリア層（図示せず）を形成する。次に、スパッタ法により、バリア層上に膜厚が８０ｎｍでタングステンなどからなる金属膜を堆積する。その後、リソグラフィ法及びドライエッチング法により、第１の層間絶縁膜４及び第１のコンタクトプラグ上に、ソース／ドレイン領域に接続されるローカル配線６を形成する。そして、ローカル配線６及び第１の層間絶縁膜４上にＣＶＤ法により、例えば膜厚が５００ｎｍの酸化シリコン膜を形成した後、ＣＭＰ法により、堆積した酸化シリコン膜の上面を平坦化することで、例えば膜厚が２５０ｎｍの第２の層間絶縁膜７を形成する。

次に、第２の層間絶縁膜７の全面上にＣＶＤ法により、例えば膜厚が２００ｎｍのシリコン窒化膜からなる第２の水素バリア膜９を堆積する。その後、リソグラフィ法、ドライエッチング法、及びＣＶＤ法を用いて、上述の第１のコンタクトプラグ５の形成工程と同様にして、第１の層間絶縁膜４、第２の層間絶縁膜７、及び第２の水素バリア膜９を貫通する第２のコンタクトプラグ８ｂ及び第３のコンタクトプラグ８ａをそれぞれ形成する。なお、第３のコンタクトプラグ８ａは、例えば素子分離領域２を介してメモリセル領域に隣接して設けられたロジック領域に形成される。

次に、スパッタ法により、第２の水素バリア膜９、第２のコンタクトプラグ８ｂ、第３のコンタクトプラグ８ａの上に、膜厚が５０ｎｍの窒化チタンアルミニウム膜１０ａと、膜厚が５０ｎｍのイリジウム膜１０ｂと、膜厚が５０ｎｍの酸化イリジウム膜１０ｃと、膜厚が１００ｎｍの白金膜（図示せず）とを順次堆積して、酸素バリア形成膜を形成する。続いて、リソグラフィ法及びドライエッチング法を用いて、酸素バリア形成膜のうち、第２のコンタクトプラグ８ｂとその周囲に設けられた第２の水素バリア膜９の上に設けられた部分が残存するようにパターニングを行う。これにより、第２のコンタクトプラグ８ｂ上に、窒化チタンアルミニウム膜１０ａ、イリジウム膜１０ｂ、酸化イリジウム膜１０ｃ、及び白金膜（図示せず）から構成される酸素バリア膜１０を形成することができる。

次に、図２（ｂ）に示すように、ＣＶＤ法により、第２の水素バリア膜９及び酸素バリア膜１０の上に、例えば膜厚が１０００ｎｍの酸化シリコン膜を堆積する。その後、ＣＭＰ法により、堆積した酸化シリコン膜の上面を平坦化することで、例えば膜厚が７００ｎｍの第３の層間絶縁膜１１を形成する。続いて、リソグラフィ法及びドライエッチング法により、第３の層間絶縁膜１１に、酸素バリア膜１０の上面を露出させる開口部を形成した後、スパッタ法又はＣＶＤ法により、開口部の内壁及び第３の層間絶縁膜１１の上に、例えば膜厚が５０ｎｍで白金からなる下部電極形成膜（図示せず）を堆積する。続いて、リソグラフィ法及びドライエッチング法により、下部電極形成膜のうち、開口部の内壁上に設けられた部分が残存するようにパターニングすることで、開口部の底面上から側面上に亘って下部電極１２を形成する。次に、ＣＶＤ法により、開口部の内壁に沿って、第３の層間絶縁膜１１及び下部電極１２の上に、例えば膜厚が５０ｎｍで、Ｓｒ、Ｂｉ、Ｔａ及びＮｂを含む強誘電体からなる強誘電体形成膜１３ａを堆積する。続いて、スパッタ法又はＣＶＤ法により、強誘電体形成膜１３ａ上に、例えば膜厚が５０ｎｍで白金からなる上部電極形成膜１４ａを堆積して開口部に埋め込んだ後、例えば膜厚が１００ｎｍで窒化チタンアルミニウムからなる第３の水素バリア形成膜１５ａを堆積する。

次に、図２（ｃ）に示すように、リソグラフィ法及びドライエッチング法により、強誘電体形成膜１３ａ、上部電極形成膜１４ａ、及び第３の水素バリア形成膜１５ａをパターニングして選択的に除去することで、下部電極１２、強誘電体膜１３、及び上部電極１４から構成される強誘電体キャパシタと、第３の水素バリア膜１５とを形成する。具体的には、少なくとも強誘電体キャパシタが設けられたメモリセル占有部を覆い、メモリセル領域の端部に開口を有するレジストを第３の水素バリア形成膜１５ａ上に形成する。その後、レジストをマスクとして第３の水素バリア形成膜１５ａ、上部電極形成膜１４ａ、強誘電体形成膜１３ａ、及び第３の層間絶縁膜１１の上部のうち、メモリセル領域の端部に設けられた部分をそれぞれ除去して第３の層間絶縁膜１１の上面を露出させることで、強誘電体キャパシタ及び第３の水素バリア膜１５を形成するとともに、強誘電体キャパシタの周囲にスリット１０１を形成する。続いて、例えば７００℃の温度で１０分間のアニール処理を行って、強誘電体膜１３を構成する強誘電体の結晶化を図る。

ここで、図２（ｄ）は、図２（ｃ）に示す半導体装置の構成の概略を示す平面図である。同図に示すように、図２（ｃ）に示す工程では、スリット１０１がメモリセル領域の端部に、キャパシタ占有部を取り囲むように形成される。なお、スリット幅をＷ、メモリセル領域の最端部からスリット１０１の内側の側面までの第１の距離をＸ、メモリセル領域の最端部からスリット１０１の外側の側面までの第２の距離をＹ、露光装置における１回当たりのマスクの重ね合わせのマージンをＺとすると、Ｘ≧Ｙ＋Ｗ＋Ｚであれば、第３の水素バリア膜１５上にレジストをマスクとして比較的安定に形成することができ、スリット１０１を確実に形成することができるため好ましい。本実施形態の半導体装置の製造方法では、例えばＹ＝１００ｎｍ、Ｗ＝２００ｎｍ、Ｚ＝５０ｎｍに設定してスリット１０１を形成する。

次に、図３（ａ）に示すように、ＣＶＤ法により、第３の層間絶縁膜１１及び第３の水素バリア膜１５の上に、例えば膜厚が５００ｎｍの酸化シリコン膜を堆積してスリット１０１に埋め込む。その後、ＣＭＰ法により、堆積した酸化シリコン膜の上面を平坦化することで、膜厚が２００ｎｍの第４の層間絶縁膜１６を形成する。続いて、リソグラフィ法により、第４の層間絶縁膜１６のうち、スリット１０１の上方に位置する部分を露出させる開口部を有するレジスト１０２を、第４の層間絶縁膜１６上に形成する。ここで、スリット幅Ｗ、露光装置におけるマスクの重ね合わせのマージンＺに加えて、レジスト１０２の開口部の幅をＳとすると、Ｓ≧２×Ｚ＋Ｗを満たすように開口部の幅Ｓ及びマージンＺを設定すれば、レジスト１０２を第４の層間絶縁膜１６上に安定して形成できるため好ましい。具体的に、本実施形態の製造方法では、例えばＷ＝２００ｎｍ、Ｚ＝５０ｎｍとすると、レジスト１０２の開口の幅Ｓを３００ｎｍに設定すればよい。この場合、上述したように、第２の距離Ｙ（メモリセル領域の最端部からスリット１０１の外側の側面までの距離）が１００ｎｍであるため、レジスト１０２は、ロジック領域を覆い、且つ、開口部の側面の一方が、ロジック領域に設けられた第４の層間絶縁膜１６と、スリット１０１に埋め込まれた第４の層間絶縁膜１６とに挟まれて設けられた第３の水素バリア膜１５の上方に設けられるため、後の工程で、所定の領域にトレンチを形成することが可能となる。

次に、図３（ｂ）に示すように、レジスト１０２をマスクとして、第４の層間絶縁膜１６及び第３の層間絶縁膜１１をエッチングすることで、第４の層間絶縁膜１６、第３の水素バリア膜１５、上部電極１４、強誘電体膜１３、及び第３の層間絶縁膜１１を貫通し、第２の水素バリア膜９の上面に達するトレンチ１０３を形成する。

続いて、図３（ｃ）に示すように、ＡＬＤ（Atomic Layer Deposition）法を用いて、第４の層間絶縁膜１６上に、例えば膜厚が２００ｎｍでシリコン窒化膜からなる第１の水素バリア形成膜１７ａを堆積して、トレンチ１０３を埋め込む。このとき、ＡＬＤ法を用いると、ＣＶＤ法などに比べカバレッジ良く成膜することができるため好ましい。また、膜厚を２００ｎｍにすれば、トレンチ１０３内に第１の水素バリア形成膜１７ａを隙間が形成されることなく充填することができる。なお、トレンチ１０３の深さなどによっては、ＡＬＤ法の代わりにＣＶＤ法も用いることもできる。

次に、図４（ａ）に示すように、ＣＭＰ法を用いて、第１の水素バリア形成膜１７ａのうち、第４の層間絶縁膜１６上に設けられた部分を除去することにより、トレンチ１０３内に埋め込まれ、第２の水素バリア膜９の上面に達する第１の水素バリア膜１７を形成する。

次に、図４（ｂ）に示すように、リソグラフィ法及びドライエッチング法により、第４の層間絶縁膜１６のうち、メモリセル領域に位置する部分を貫通し、第３の水素バリア膜１５の上面に達する第１のコンタクトホール（図示せず）を形成するとともに、第４の層間絶縁膜１６及び第３の層間絶縁膜１１のうち、ロジック領域に位置する部分をそれぞれ貫通し、第３のコンタクトプラグ８ａの上面に達する第２のコンタクトホールを選択的に形成する。続いて、スパッタ法又はＣＶＤ法により、第４の層間絶縁膜１６及び第１の水素バリア膜１７の上に、例えば膜厚が１０ｎｍのチタンと、膜厚が２０ｎｍの窒化チタンとを順次積層してなるバリア層（図示せず）を形成する。その後、ＣＶＤ法により、バリア層上に、例えば膜厚が５００ｎｍでタングステンからなる金属膜を堆積して、第１のコンタクトホール及び第２のコンタクトホールに埋め込む。その後、ＣＭＰ法により、バリア層及び金属膜を平坦化して、第３の水素バリア膜１５を介して強誘電体キャパシタに電気的に接続される第４のコンタクトプラグ１８ｂを形成するとともに、第３のコンタクトプラグ８ａに電気的に接続される第５のコンタクトプラグ１８ａを形成する。その後、第４のコンタクトプラグ１８ｂ及び第５のコンタクトプラグ１８ａの上に金属からなる配線１９をそれぞれ形成する。以降、図示は省略するが、多層配線及び保護絶縁膜の形成などの所定の工程を経て、本実施形態の半導体装置を製造することができる。

本実施形態の半導体装置の製造方法の特徴は、図３（ｂ）、（ｃ）に示す工程で、メモリセル領域の端部に第１の水素バリア膜１７を形成することにある。この方法によれば、メモリセル領域に形成された強誘電体キャパシタの周囲が第１の水素バリア膜１７が覆われるので、例えば後の図４（ｂ）に示す工程で、メモリセル領域と隣接するロジック領域に水素雰囲気下で第５のコンタクトプラグ１８ａを形成する際に、メモリセル領域に設けられた強誘電体キャパシタへ水素が侵入するのを抑制することができる。

また、本実施形態の半導体装置の製造方法では、図２（ｂ）に示す工程で、下部電極形成膜１２ａを開口部の内壁上に形成するため、立体構造を有する強誘電体キャパシタが得られる。ここで、図５はセル占有面積とキャパシタ表面積の関係を示す概念図である。同図に示すように、半導体装置の微細化に伴い、セル占有面積が縮小化されると、キャパシタの表面積は減少し、静電容量も減少する。ここで、立体構造を有するキャパシタ（立体キャパシタ）は、開口部の側面にもキャパシタを形成するので、平面（プレーナー）構造を有するキャパシタに比べて、セル占有面積当たりのキャパシタの表面積を大きくすることができる。また、キャパシタの動作電圧を低電圧化すると、キャパシタの静電容量は減少するが、立体キャパシタを用いてキャパシタの表面積を増加させることで、低電圧化しても、十分な静電容量を確保することが可能となる。従って、本実施形態の半導体装置の製造方法では、立体キャパシタを取り囲むように第１の水素バリア膜１７を備えることで、微細化されても、十分な静電容量を有し、安定に動作可能な強誘電体メモリを製造することができる。

また、本実施形態の半導体装置の製造方法では、第１の水素バリア膜１７をメモリセル領域の端部であって、強誘電体キャパシタを取り囲むように形成すればよいため、第１の水素バリア膜１７は強誘電体キャパシタの上部電極１４に対して自己整合的に形成される。その結果、スリット１０１を形成する際のマスク合わせを比較的容易に行うことができ、第１の水素バリア膜の膜厚のバラツキを抑制することができる。また、第１の水素バリア膜１７は、強誘電体キャパシタ上に層間絶縁膜（第４の層間絶縁膜１６）を設けた後に形成されるので、第１の水素バリア膜１７を形成した後は、層間絶縁膜の形成やエッチングなどの工程が行われない。そのため、第１の水素バリア膜１７は、エッチングなどのダメージを受けにくく、良好な膜質で比較的安定に得られる。従って、本実施形態の半導体装置の製造方法を用いれば、微細化されても、所望の特性を有する第１の水素バリア膜１７を備え、信頼性の高い半導体装置を歩留まり良く製造することができる。

なお、本実施形態の半導体装置及びその製造方法では、第２の水素バリア膜９及び第１の水素バリア膜１７の材料としてシリコン窒化膜を用いたが、これに限定されるものではない。酸化アルミ（Ａｌ_２Ｏ_３）や酸化アルミチタン（ＴｉＡｌＯ）など、Ａｌ、Ｗ、Ｃｕ、Ｔｉ、Ｃｏ、Ｔａ、Ｎｂ、Ｒｕ、Ｉｒからなる金属群の少なくとも一つを含む金属酸化物及びシリコン窒化物の少なくとも一方を含み、絶縁性を有する材料であれば好ましい。

また、第１の層間絶縁膜４、第２の層間絶縁膜７、第３の層間絶縁膜１１、及び第４の層間絶縁膜１６の材料としては、酸化シリコンに限定されるものではなく、絶縁性を有する材料であれば、例えば酸化シリコンよりも誘電率が小さい、フッ素（Ｆ）が添加された酸化シリコン（ＦＳＧ：Fluorinated Silicate Glass）等を用いてもよい。

また、第２のコンタクトプラグ８ｂの材料としては、Ｗに限定されるものではなく、多結晶シリコン等の導電性を有する材料であればよい。また、下部電極１２及び上部電極１４の材料は、Ｐｔに限定されるものではなく、例えば半導体基板１を高温の酸素雰囲気で処理しても導電性が維持される材料であれば用いることができる。

さらに、本実施形態の半導体装置及びその製造方法では、キャパシタの容量絶縁膜として、強誘電体膜１３を一例として挙げたが、これに限定されるものではなく、誘電率の高い膜であれば好適に用いることができる。具体的には、強誘電体からなる金属酸化物、又は高誘電体からなる金属酸化物であれば好ましい。特に、強誘電体としては、（Ｂａ，Ｓｒ）ＴｉＯ_３、ＢａＴｉＯ_３、ＳｒＴｉＯ_３、Ｔａ_２Ｏ_２Ｏ_５、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ_３、ＰｂＺｒＯ_３、ＰｂＴｉＯ_３、ＬｉＮｂＯ_３、ＳｒＢｉ_２Ｔａ_２Ｏ_９、ＳｒＢｉ_２（Ｔａ，Ｎｂ）_２Ｏ_９、Ｂｉ_４Ｔｉ_３Ｏ_１３のうちいずれか１つであれば、十分な強誘電体特性が得られるため、好ましい。

また、本実施形態の半導体装置及びその製造方法では、立体構造を有するキャパシタとしては、コンケーブ型、シリンジ型、突起型などの構造を有するキャパシタを用いてもよい。

（第２の実施形態）
−半導体装置の製造方法−
最初に、図６（ａ）〜（ｃ）及び図７（ａ）、（ｂ）を用いて、本実施形態の半導体装置の製造方法について述べる。図６（ａ）〜（ｃ）及び図７（ａ）、（ｂ）は、本実施形態の半導体装置の製造方法を示す断面図である。なお、図６（ａ）に示す工程以前の工程は、第１の実施形態の半導体装置の製造方法における図２（ａ）〜（ｃ）に示す工程と同様であるため、ここでは省略して説明する。

まず、第１の実施形態の半導体装置の製造方法と同様にして、図２（ａ）〜（ｃ）に示す工程を順次行って、スリット１０１を形成する。次に、図６（ａ）に示すように、ＣＶＤ法により、第３の層間絶縁膜１１及び第３の水素バリア膜１５の上に、例えば膜厚が５００ｎｍの酸化シリコン膜を堆積して、スリット１０１に埋め込む。その後、ＣＭＰ法により、堆積した酸化シリコン膜の上面を平坦化することで、膜厚が２００ｎｍの第４の層間絶縁膜１６を形成する。続いて、第４の層間絶縁膜１６のうち、スリット１０１の上方に設けられた部分、及び第３のコンタクトプラグ８ａの上方に設けられた部分の上面をそれぞれ露出させる開口部を有するレジスト２０２を、第４の層間絶縁膜１６上に形成する。

次に、図６（ｂ）に示すように、レジスト２０２をマスクとして、例えばＣＦ系のガスを用いてエッチングを行う。これにより、第４の層間絶縁膜１６、第３の水素バリア膜１５、上部電極１４、強誘電体膜１３、及び第３の層間絶縁膜１１を貫通し、第２の水素バリア膜９の上面に達するトレンチ１０３を形成するとともに、第４の層間絶縁膜１６及び第３の層間絶縁膜１１のうち、ロジック領域に位置する部分を貫通し、第３のコンタクトプラグ８ａの上面に達するコンタクトホール２０３を形成する。

次に、図６（ｃ）に示すように、ＡＬＤ法を用いて、第４の層間絶縁膜１６の上に、例えば膜厚が２００ｎｍで、窒化チタンアルミニウムからなる第１の水素バリア形成膜２１７ａを堆積して、トレンチ１０３及びコンタクトホール２０３に埋め込む。なお、本実施形態の半導体装置の製造方法では、第１の水素バリア形成膜２１７ａの材料としては、水素バリア機能を有し、且つ、導電性を示す材料が用いることが好ましい。この場合、金属酸化物及びシリコン窒化物の少なくとも一方を含む材料であれば好ましく、金属酸化物がＡｌ、Ｗ、Ｃｕ、Ｔｉ、Ｃｏ、Ｔａ、Ｎｂ、Ｒｕ、Ｉｒのいずれか１つを含んでいればより好ましい。また、本工程では、膜厚を２００ｎｍにすれば、トレンチ１０３とコンタクトホール２０３に第１の水素バリア形成膜２１７ａを隙間が形成されることなく充填することができる。

次に、図７（ａ）に示すように、ＣＭＰ法を用いて、第１の水素バリア形成膜２１７ａのうち、第４の層間絶縁膜上に設けられた部分を除去することにより、トレンチ１０３に埋め込まれ、第２の水素バリア膜９の上面に達する第１の水素バリア膜２１７を形成するとともに、第３のコンタクトプラグ８ａに電気的に接続され、窒化チタンアルミニウムからなる第４のコンタクトプラグ２１８ａを形成する。

次に、図７（ｂ）に示すように、第４のコンタクトプラグ２１８ａ及び第１の水素バリア膜２１７の上に、金属からなる配線１９をそれぞれ形成する。以降、図示は省略するが、多層配線及び保護絶縁膜の形成などの所定の工程を経て、本実施形態の半導体装置を製造することができる。

本実施形態の半導体装置の製造方法では、第１の実施形態の製造方法と同様にして、メモリセル領域の端部に第１の水素バリア膜２１７を形成することで、メモリセル領域に形成された強誘電体キャパシタの周囲が第１の水素バリア膜２１７で覆われるため、強誘電体キャパシタへ水素が拡散されるのを抑制することができる。また、本実施形態の半導体装置の製造方法では、第１の水素バリア膜２１７として、窒化チタンアルミニウムなどの導電性の材料を用いることで、第１の水素バリア膜２１７を、導電性の材料からなる第４のコンタクトプラグ２１８ａと同時に形成することができる。その結果、水素バリア膜としてだけでなく、強誘電体キャパシタと配線１９とを接続するコンタクトプラグとしても第１の水素バリア膜２１７を機能させることができるので、第１の水素バリア膜２１７の形成後に、別途コンタクトプラグを形成する必要がなく、工程数を削減することができる。また、第４のコンタクトプラグ２１８ａも水素バリア膜として機能させることができるので、ロジック領域からメモリセル領域の強誘電体キャパシタへ水素が侵入するのを防ぐことができる。従って、本実施形態の半導体装置の製造方法を用いれば、水素還元による特性の劣化がより一層抑制され、良好な特性を有するキャパシタを備えた半導体装置を比較的容易に製造することができる。

−半導体装置の構成−
次に、本実施形態の半導体装置の構成について、図７（ｂ）を参照しながら述べる。なお、本実施形態の半導体装置は、第１の実施形態の半導体装置と一部の構成のみが異なっているため、同様な構成については省略して説明する。本実施形態における各膜の材料や膜厚などは、第１の実施形成と同様のものを用いることができる。

図７（ｂ）に示すように、本実施形態の半導体装置は、第４の層間絶縁膜１６、第３の水素バリア膜１５、上部電極１４、強誘電体膜１３、及び第３の層間絶縁膜１１のうち、メモリセル領域の端部に設けられた部分を貫通し、例えば窒化チタンアルミニウムなどの導電性の材料からなる第１の水素バリア形成膜２１７ａと、第１の水素バリア形成膜２１７ａ上に形成され、第１の水素バリア形成膜２１７ａを介して、強誘電体キャパシタに接続される配線１９とを備えている。

本実施形態の半導体装置では、第１の実施形態の半導体装置と異なり、第１の水素バリア膜２１７が導電性の材料から構成されているため、第１の水素バリア膜２１７は水素バリア膜としてだけでなく、強誘電体キャパシタと配線１９とを接続するコンタクトプラグとしても機能する。そのため、第１の水素バリア膜２１７を形成した後に、キャパシタに接続されるコンタクトプラグを別途形成する必要が無いので、工程数が削減できるとともに、コンタクト形成時の水素還元によるキャパシタ特性の劣化を回避することができる。従って、本実施形態の半導体装置を用いれば、水素還元による特性の劣化がより一層抑制されたキャパシタを備えた半導体装置を実現することができる。

本発明の半導体装置及びその製造方法は、例えば強誘電体メモリを備えた半導体装置の微細化に有用である。

（ａ）は、本発明の第１の実施形態に係る半導体装置の構成を示す断面図であり、（ｂ）は、第１の実施形態の構成を示す平面図である。 （ａ）〜（ｄ）は、第１の実施形態に係る半導体装置の製造方法を示す断面図である。 （ａ）〜（ｃ）は、第１の実施形態に係る半導体装置の製造方法を示す断面図である。 （ａ）、（ｂ）は、第１の実施形態に係る半導体装置の製造方法を示す断面図である。 セル占有面積とキャパシタ表面積の関係を示す概念図である。 （ａ）〜（ｃ）は、第２の実施形態に係る半導体装置の製造方法を示す断面図である。 （ａ）、（ｂ）は、第２の実施形態に係る半導体装置の製造方法に示す断面図である。

符号の説明

１ 半導体基板
２ 素子分離領域
３ ＭＯＳトランジスタ
４ 第１の層間絶縁膜
５ 第１のコンタクトプラグ
６ ローカル配線
７ 第２の層間絶縁膜
８ａ 第３のコンタクトプラグ
８ｂ 第２のコンタクトプラグ
９ 第２の水素バリア膜
１０ 酸素バリア膜
１０ａ 窒化チタンアルミニウム膜
１０ｂ イリジウム膜
１０ｃ 酸化イリジウム膜
１１ 第３の層間絶縁膜
１２ 下部電極
１２ａ 下部電極形成膜
１３ 強誘電体膜
１３ａ 強誘電体形成膜
１４ 上部電極
１４ａ 上部電極形成膜
１５ 第３の水素バリア膜
１５ａ 第３の水素バリア形成膜
１６ 第４の層間絶縁膜
１７ 第１の水素バリア膜
１７ａ 第１の水素バリア形成膜
１８ａ 第５のコンタクトプラグ
１８ｂ 第４のコンタクトプラグ
１９ 配線
１０１ スリット
１０２ レジスト
１０３ トレンチ
２０２ レジスト
２０３ コンタクトホール
２１７ 第１の水素バリア膜
２１７ａ 第１の水素バリア形成膜
２１８ａ 第４のコンタクトプラグ

Claims (21)

1. ＭＯＳトランジスタが設けられたメモリセル領域を備えた半導体装置であって、
   半導体基板と、
   前記半導体基板及び前記ＭＯＳトランジスタの上に形成された第１の層間絶縁膜と、
   前記第１の層間絶縁膜の上に形成され、前記メモリセル領域に位置する部分に開口部を有する第２の層間絶縁膜と、
   前記開口部の内壁上に形成された下部電極と、前記開口部の内壁に沿って、前記下部電極及び前記第２の層間絶縁膜上に形成された誘電体膜と、及び前記誘電体膜上に形成され、前記開口部を埋める上部電極とを有し、前記ＭＯＳトランジスタと電気的に接続されるキャパシタと、
   前記上部電極、前記誘電体膜、前記第２の層間絶縁膜のうち、前記メモリセル領域の端部に設けられた部分をそれぞれ貫通し、前記キャパシタを取り囲む第１の水素バリア膜とを備えた半導体装置。
2. 前記第１の層間絶縁膜及び前記第２の層間絶縁膜の間に挟まれて形成された第２の水素バリア膜と、
   前記上部電極上に形成された第３の水素バリア膜とをさらに備え、
   前記第１の水素バリア膜は、前記第３の水素バリア膜、前記上部電極、前記誘電体膜、前記第２の層間絶縁膜のうち、前記メモリセル領域の端部に設けられた部分をそれぞれ貫通して前記第２の水素バリア膜上に形成され、
   前記キャパシタは、前記第１の水素バリア膜、前記第２の水素バリア膜、及び前記第３の水素バリア膜により取り囲まれていることを特徴とする請求項１に記載の半導体装置。
3. 前記誘電体膜は、金属酸化物からなる強誘電体、又は、金属酸化物からなる高誘電体からなることを特徴とする請求項１又は２に記載の半導体装置。
4. 前記強誘電体は、（Ｂａ，Ｓｒ）ＴｉＯ_３、ＢａＴｉＯ_３、ＳｒＴｉＯ_３、Ｔａ_２Ｏ_２Ｏ_５、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ_３、ＰｂＺｒＯ_３、ＰｂＴｉＯ_３、ＬｉＮｂＯ_３、ＳｒＢｉ_２Ｔａ_２Ｏ_９、ＳｒＢｉ_２（Ｔａ，Ｎｂ）_２Ｏ_９、Ｂｉ_４Ｔｉ_３Ｏ_１３のうちいずれか１つであることを特徴とする請求項３に記載の半導体装置。
5. 前記キャパシタは、コンケーブ型、シリンダー型のうちいずれか１つである請求項１〜４のうちいずれか１つに記載の半導体装置。
6. 前記第１の水素バリア膜は、金属酸化物及びシリコン窒化物の少なくとも一方を含み、絶縁性を示すことを特徴とする請求項１〜５のうちいずれか１つに記載の半導体装置。
7. 前記金属酸化物は、Ａｌ、Ｗ、Ｃｕ、Ｔｉ、Ｃｏ、Ｔａ、Ｎｂ、Ｒｕ、Ｉｒのうちいずれか１つを含むことを特徴とする請求項６に記載の半導体装置。
8. 前記半導体基板上において、前記メモリセル領域に隣接して設けられたロジック領域と、
   前記第２の層間絶縁膜のうち前記ロジック領域に位置する部分を貫通し、前記半導体基板に電気的に接続されるコンタクトプラグとをさらに備え、
   前記コンタクトプラグは、前記第１の水素バリア膜と同じ材料から構成されることを特徴とする請求項１〜５のうちいずれか１つに記載の半導体装置。
9. 前記第１の水素バリア膜は、金属酸化物及びシリコン窒化物の少なくとも一方を含み、導電性を示すことを特徴とする請求項８に記載の半導体装置。
10. 前記金属酸化物は、Ａｌ、Ｗ、Ｃｕ、Ｔｉ、Ｃｏ、Ｔａ、Ｎｂ、Ｒｕ、Ｉｒのうちいずれか１つを含むことを特徴とする請求項９に記載の半導体装置。
11. 前記第２の水素バリア膜は、金属酸化物及びシリコン窒化物の少なくとも一方を含み、絶縁性を示すことを特徴とする請求項１〜１０のうちいずれか１つに記載の半導体装置の製造方法。
12. 前記金属酸化物は、Ａｌ、Ｗ、Ｃｕ、Ｔｉ、Ｃｏ、Ｔａ、Ｎｂ、Ｒｕ、Ｉｒのうちいずれか１つを含むことを特徴とする請求項１１に記載の半導体装置。
13. 前記第３の水素バリア膜は、金属酸化物及びシリコン窒化物の少なくとも一方を含み、導電性を示すことを特徴とする請求項１〜１２のうちいずれか１つに記載の半導体装置。
14. 前記金属酸化物は、Ａｌ、Ｗ、Ｃｕ、Ｔｉ、Ｃｏ、Ｔａ、Ｎｂ、Ｒｕ、Ｉｒのうちいずれか１つを含むことを特徴とする請求項１３に記載の半導体装置。
15. 前記第２の水素バリア膜と前記キャパシタとの間に形成された酸素バリア膜をさらに備えていることを特徴とする請求項１〜１４のうちいずれか１つに記載の半導体装置。
16. ＭＯＳトランジスタが設けられたメモリセル領域を備えた半導体装置の製造方法であって、
    前記ＭＯＳトランジスタが設けられた半導体基板上に、第１の層間絶縁膜を形成する工程（ａ）と、
    前記第１の層間絶縁膜を貫通し、前記ＭＯＳトランジスタに電気的に接続される第１のコンタクトプラグを形成する工程（ｂ）と、
    前記第１の層間絶縁膜及び前記第１のコンタクトプラグの上に設けられ、前記メモリセル領域であって、前記第１のコンタクトプラグの上方に位置する部分に開口部を有する第２の層間絶縁膜を形成する工程（ｃ）と、
    前記開口部の内壁上に設けられた下部電極と、前記開口部の内壁に沿って、前記下部電極及び前記第２の層間絶縁膜の上に設けられた誘電体膜と、及び前記誘電体膜上に設けられ、前記開口部を埋める上部電極とを有し、前記第１のコンタクトプラグに電気的に接続されるキャパシタ形成する工程（ｄ）と、
    前記上部電極、前記誘電体膜、及び前記第２の層間絶縁膜の上部のうち、前記メモリセル領域の端部に設けられた部分をそれぞれ除去して前記第２の層間絶縁膜を露出させることで、前記キャパシタの周囲にスリットを形成する工程（ｅ）と、
    前記上部電極の上に第３の層間絶縁膜を堆積して、前記スリットを前記第３の層間絶縁膜で埋める工程（ｆ）と、
    前記第３の層間絶縁膜のうち、前記スリットの上方に位置する部分を露出させる開口を有するレジストを、前記第３の層間絶縁膜上に形成した後、前記レジストをマスクとして前記第３の層間絶縁膜及び前記第２の層間絶縁膜を除去することで、前記第３の層間絶縁膜、前記上部電極、前記誘電体膜、前記第２の層間絶縁膜のうち、前記メモリセル領域の端部に設けられた部分をそれぞれ貫通し、前記キャパシタを取り囲むトレンチを形成する工程（ｇ）と、
    前記トレンチに第１の水素バリア膜を埋め込むことで、前記第１の水素バリア膜により前記キャパシタを取り囲む工程（ｈ）とを備えた半導体装置の製造方法。
17. 前記工程（ａ）は、前記第１の層間絶縁膜上に第２の水素バリア膜を形成する工程を含み、
    前記工程（ｂ）では、前記第１のコンタクトプラグは、前記第１の層間絶縁膜及び前記第２の水素バリア膜を貫通し、
    前記工程（ｃ）では、前記第２の水素バリア膜及び前記第１のコンタクトプラグの上に前記第２の層間絶縁膜を形成し、
    前記工程（ｄ）は、前記上部電極上に第３の水素バリア膜を形成する工程をさらに含み、
    前記工程（ｅ）では、前記第３の水素バリア膜、前記上部電極、前記誘電体膜、前記第２の層間絶縁膜の上部のうち、前記メモリセル領域の端部に設けられた部分をそれぞれ除去し、
    前記工程（ｆ）では、前記第３の水素バリア膜の上に前記第３の層間絶縁膜を堆積し、
    前記工程（ｇ）では、前記第３の層間絶縁膜、前記第３の水素バリア膜、前記上部電極、前記誘電体膜、前記第２の層間絶縁膜のうち、前記メモリセル領域の端部に設けられた部分を貫通し、前記第２の水素バリア膜の上面を露出させる前記トレンチを形成し、
    前記工程（ｈ）では、前記第１の水素バリア膜、前記第２の水素バリア膜、及び前記第３の水素バリア膜により前記キャパシタを取り囲むことを特徴とする請求項１６に記載の半導体装置の製造方法。
18. 前記第２の層間絶縁膜及び前記第３の層間絶縁膜うち、前記半導体基板上に設けられたロジック領域に位置する部分を貫通し、前記半導体基板に電気的に接続される第２のコンタクトプラグと、前記第３の層間絶縁膜を貫通し、前記キャパシタに電気的に接続される第３のコンタクトプラグとを形成する工程（ｉ）をさらに備えていることを特徴とする請求項１６又は１７に記載の半導体装置の製造方法。
19. 前記第１の水素バリア膜は、金属酸化物及びシリコン窒化物の少なくとも一方を含み、絶縁性を示すことを特徴とする請求項１６〜１８のうちいずれか１つに記載の半導体装置の製造方法。
20. 前記工程（ｇ）では、前記トレンチとともに、前記第２の層間絶縁膜及び前記第３の層間絶縁膜のうち前記ロジック領域に位置する部分を貫通するコンタクトホールを形成し、
    前記工程（ｉ）と前記工程（ｈ）とは、同時に行われ、
    前記工程（ｈ）では、前記トレンチに前記第１の水素バリア膜を埋め込んで前記第３のコンタクトプラグを形成するとともに、前記コンタクトホールに前記第１の水素バリア膜を埋め込んで前記第２のコンタクトプラグと形成することにより、前記キャパシタを、前記第３のコンタクトプラグ、前記第２の水素バリア膜、及び前記第３の水素バリア膜により取り囲むことを特徴とする請求項１８に記載の半導体装置の製造方法。
21. 前記第１の水素バリア膜は、金属酸化物及びシリコン窒化物の少なくとも一方を含み、導電性を示すことを特徴とする請求項２０に記載の半導体装置の製造方法。

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