JP2010040905A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】電極上に強誘電体膜を均一な膜厚で堆積することができ、強誘電体キャパシタの信頼性や製造歩留まりを向上させることができる半導体装置およびその製造方法を提供する。
【解決手段】強誘電体キャパシタが、下部電極１２と、下部電極１２と対向する上部電極１５と、下部電極１２と上部電極１５との間に介在された第１の誘電膜１３および第２の誘電膜１４とを備える。第１の誘電膜１３は、下部電極１２に積層され、下部電極１２を構成する導電体パターンの加工端面１２ａと実質的に一致する加工端面１３ａを有する強誘電体パターンにより構成される。また、第２の誘電膜１４は、上部電極１５および第１の誘電膜１３に接するとともに、下部電極１２を構成する導電体パターンの加工端面１２ａを被覆している。
【選択図】図１

Description

本発明は、半導体装置およびその製造方法に関し、特に、強誘電体キャパシタを備える半導体装置およびその製造方法に関する。

近年、各種情報の電子化や携帯端末の高機能化に伴い、書き換え可能なフラッシュメモリや強誘電体メモリ等の不揮発性メモリの用途が拡大している。特に、強誘電体メモリは、フラッシュメモリに比べて消費電力が小さいことからバッテリーレスでの使用が可能であり、かつ高速動作が可能である。そのため、非接触カード（RF-ID：Radio Frequency-Identification）への展開が始まりつつある。また、強誘電体メモリは、既存のＳＲＡＭ（Static Random Access Memory）、ＤＲＡＭ（Dynamic Random Access Memory）、フラッシュメモリ等との置き換えや、ロジック混載メモリ等への適用が期待されている。

強誘電体メモリを構成する強誘電体キャパシタは、代表的には、白金（Ｐｔ）膜からなる上下電極と、チタン酸ジルコン酸鉛（ＰＺＴ：Ｐｂ（Ｚｒ_x，Ｔｉ_1-x）Ｏ₃）、チタン酸ビスマス（ＢＩＴ：Ｂｉ₄Ｔｉ₃Ｏ₁₂）、タンタル酸ストロンチウム・ビスマス（ＳＢＴ：ＳｒＢｉ₂Ｔａ₂Ｏ₉）等からなる強誘電体膜とにより構成される。例えば、シリコン基板を用いたＬＳＩ（Large Scale Integrated Circuit）プロセスにおいて強誘電体メモリを作製する場合、トランジスタ等が形成されたシリコン基板の表面をシリコン酸化膜等の絶縁膜で被覆し、当該絶縁膜上に下部Ｐｔ電極、強誘電体膜および上部Ｐｔ電極をパターン形成することで、強誘電体キャパシタが作製される。

一方、半導体集積回路装置（以下、半導体装置という。）の特性向上やコスト力強化のために、半導体装置に対して、低消費電力化、高速動作化、取れ個数の拡大が求められている。これらを実現するためには、半導体装置の素子パターンの微細化が必須であり、半導体装置に設けられるメモリセルに対しても占有面積の縮小化、すなわち、キャパシタ占有面積の縮小化が求められている。また、メモリを搭載した半導体装置では、低消費電力化に伴う電源電圧低減によりビット線電位差が減少するため、半導体装置の低消費電力化により、情報の読み出し・書き込みが困難化する。したがって、半導体装置に搭載されるメモリセルは、キャパシタ占有面積の縮小と、キャパシタ蓄積電荷量の拡大という、相反した要求を満たさなければならない。強誘電体メモリであってもこのような要求を満たす必要があり、キャパシタ構造として、立体型キャパシタ構造が提案されている。

一般に、メモリに使用されるキャパシタでは、上下電極間に配置される誘電膜（容量絶縁膜）の膜厚ばらつきが存在すると、電極間で電界が集中する箇所が生じため、キャパシタの特性や信頼性が低下する。また、誘電膜の成膜膜厚は、下地膜の材質に依存して変動することも知られている。例えば、図１０に示すように、上部電極１０１と下部電極１０２の間に不均一な膜厚を有する誘電膜１０３が配置された場合、上部電極１０１と下部電極１０２との間に所定の電位差が印加されたときに、電界強度に位置依存性が発生する。すなわち、誘電膜１０３の膜厚が小さい箇所における電界強度Ｅ１が誘電膜の膜厚が大きい箇所における電界強度Ｅ２よりも大きくなり、誘電膜１０３の膜厚が小さい箇所に電界が集中することになる。その結果、リテンション特性等のキャパシタの信頼性が低下することになる。

立体型キャパシタ技術で先行しているＤＲＡＭ分野では、コンケーブ構造におけるキャパシタ溝が形成される層間絶縁膜を、シリコン窒化膜とシリコン酸化膜とからなる積層膜とする技術が提案されている（例えば、特許文献１等参照）。当該技術では、酸化膜上に窒化膜を設け、キャパシタ溝の側壁面に形成された下部電極の上端近傍にシリコン窒化膜が存在するようにしている。当該技術で採用する誘電膜は、シリコン酸化膜上に比べてシリコン窒化膜上で厚く堆積するため、当該技術により下部電極の上端近傍で誘電膜が薄膜化するのを防ぐことができる。その結果、下部電極の上端近傍での下部電極と上部電極との間のリーク発生（電界集中）を防ぐことができる。
特開２００６−０３２６７５号公報

しかしながら、上述の先行技術では、誘電膜である酸化タンタルのＣＶＤ（Chemical Vapor Deposition）膜が、シリコン酸化膜上よりもシリコン窒化膜上で堆積しやすいという性質を利用したものであり、誘電膜が強誘電体からなる場合にそのまま適用することは困難である。

図１１は、ＣＶＤ法により形成した強誘電体膜（ここでは、ＢＩＴ）の成膜膜厚の、下地膜材質依存性を示す図である。図１１から理解できるように、下地絶縁膜が、ＮＳＧ（Non-doped Silicate Glass）膜、プラズマＣＶＤ法により成膜されたＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜（Ｐ−ＴＥＯＳ膜）、Ｐｔ膜である場合、同一の成膜時間で成膜されるＢＩＴ膜の膜厚に差が生じており、ＢＩＴ膜は、Ｐｔ膜上よりも、ＮＳＧ膜上やＰ−ＴＥＯＳ膜上に厚く形成されている。このように、強誘電体膜は、絶縁膜上の成膜膜厚が大きくなり、電極上の成膜膜厚が小さくなる傾向にある。そのため、下地絶縁膜の材質を変更しても、Ｐｔ膜上の誘電膜と下地絶縁膜上の誘電膜の膜厚差を解消することは困難である。

また、半導体装置の製造工程では、半導体装置の基板面内において、キャパシタ溝の高さやキャパシタ溝の幅の寸法ばらつきが発生するため、同一基板内であっても、各キャパシタ溝における下地絶縁膜と下部電極との表面積比率が変動する。そのため、上述のような成膜膜厚の下地膜材質依存性に起因して、基板面内で、均一な膜厚を有する強誘電体膜を形成することが困難である。このような強誘電体膜の膜厚ばらつきは、上述のようにキャパシタ特性の低下や信頼性低下の原因となり、半導体装置の製造歩留まりを低下させる。特に、将来的にパターンの微細化がより進行した場合、著しい製造歩留まりの低下として顕在化することになる。

さらに、従来のコンケーブ構造を有する強誘電体キャパシタでは、キャパシタ溝が形成された層間絶縁膜の平坦面（上面）に、厚い強誘電体膜が形成されることになる。そのため、当該強誘電体膜上に形成される上部電極上に、一定膜厚の層間絶縁膜を形成すると、上部電極を被覆する層間絶縁膜の総膜厚（キャパシタ溝が形成された層間絶縁膜上面からの膜厚）が大きくなり、上部電極を被覆する層間絶縁膜およびキャパシタ溝が形成された層間絶縁膜を貫通するコンタクトホールのアスペクト比が大きくなる。将来的に、パターンの微細化がより進行した場合、製造歩留まりを向上させるためには、このようなコンタクトホールのアスペクト比は小さいことが好ましい。

本発明は上記従来の事情を鑑みて提案されたものであって、電極上に強誘電体膜を均一な膜厚で堆積することができ、強誘電体キャパシタの信頼性や製造歩留まりを向上させることができる半導体装置およびその製造方法を提供することを目的としている。

前記の目的を達成するため、本発明は以下の技術的手段を採用している。まず、本発明は、半導体基板上に強誘電体キャパシタを備える半導体装置を前提としている。そして、本発明に係る半導体装置は、強誘電体キャパシタが、下部電極と、下部電極と対向する上部電極と、下部電極と上部電極との間に介在された第１および第２の誘電膜とを備える。第１の誘電膜は、下部電極に積層され、下部電極を構成する導電体パターンの加工端面と実質的に一致する加工端面を有する強誘電体パターンにより構成される。ここで、加工端面とは、エッチング等によりパターン形成がなされた加工端面である。一方、第２の誘電膜は、上部電極および第１の誘電膜に接するとともに、下部電極を構成する導電体パターンの加工端面を被覆している。

この半導体装置は、下層電極を構成する導電体膜と、第１の誘電膜を構成する強誘電体膜とが積層された後にパターニングを実施することにより、下層電極のパターンの加工端面と、第１の誘電膜のパターンの加工端面とを実質的に一致させることができる。このように、下層電極を構成する導電体膜上に第１の誘電膜を構成する強誘電体膜を成膜した後に、パターニングを行うことにより、下地膜の材質の差異に依存する強誘電体膜の成膜膜厚の変動を排除することができ、均一な膜厚を有する強誘電体膜を基板全面にわたって形成することができる。その結果、微細な強誘電体キャパシタを形成する場合であっても、半導体装置の製造歩留まりや信頼性を向上させることができる。

上記構成は、強誘電体キャパシタがコンケーブ構造を有する場合に特に好適である。第１の誘電膜の材質は、（Ｂａ，Ｓｒ)ＴｉＯ₃、ＢａＴｉＯ₃、ＳｒＴｉＯ₃、Ｔａ₂Ｏ₅、Ｐｂ（Ｚｒ，Ｔｉ)Ｏ₃、Ｐｂ（Ｎｂ，Ｔｉ)Ｏ₃、ＰｂＺｒＯ₃、ＰｂＴｉＯ₃、ＬｉＮｂＯ₃、ＳｒＢｉ₂Ｔａ₂Ｏ₉、ＳｒＢｉ₂（Ｔａ，Ｎｂ)₂Ｏ₉、Ｂｉ₄Ｔｉ₃Ｏ₁₃からなる群から選択された少なくとも１つとすることができる。また、第２の誘電膜の材質は、酸化シリコン、シリコン窒化物、絶縁性金属酸化物からなる群から選択された少なくとも１つ、あるいは、上述の強誘電体材料とすることができる。なお、第２の誘電膜の膜厚は、第１の誘電膜の膜厚より薄いことが好ましい。

一方、他の観点では、本発明は、半導体基板上に強誘電体キャパシタを備える半導体装置の製造方法を提供することのできる。すなわち、本発明に係る半導体装置の製造方法では、まず、半導体基板上に、第１の層間絶縁膜が形成される。次いで、第１の層間絶縁膜に、当該第１の層間絶縁膜よりも下層に形成された導電体と電気的に接続するコンタクト構造が形成される。ここで、コンタクト構造とは、コンタクトホールに充填された導電体プラグ、および当該導電体プラグに電気的に接続された導電体を含む。続いて、コンタクト構造が形成された第１の層間絶縁膜上に、第２の層間絶縁膜が形成される。当該第２の層間絶縁膜には、上記コンタクト構造に到達する開口部が形成される。開口部が形成された第２の層間絶縁膜上には、導電体膜が形成され、当該導電体膜上に、強誘電体膜が形成される。第２の層間絶縁膜上の強誘電体膜および導電体膜を除去することにより、上記開口部の側壁面および底面に、導電体膜からなる下部電極と、当該下部電極に積層された強誘電体膜からなる第１の誘電膜とが同時に形成される。そして、第１の誘電膜の表面、および下部電極を構成する導電体パターンの加工端面を被覆する第２の誘電膜が形成され、当該第２の誘電膜上に、下部電極と対向して、導電体膜からなる上部電極が形成される。

本発明によれば、コンケーブ構造等の強誘電体キャパシタの誘電膜を、均一な膜厚で形成することができ、キャパシタの微細化と信頼性向上に対応した半導体装置を実現することができる。

また、本発明によれば、コンケーブ構造の強誘電体キャパシタにおいて、強誘電体膜からなる第１の誘電膜がキャパシタ溝内にのみ形成され、キャパシタ溝が形成された層間絶縁膜の平坦面（上面）には、第１の誘電膜に比べて膜厚の薄い第２の誘電膜のみが形成される。そのため、上部電極上に一定膜厚の層間絶縁膜を堆積する場合、当該層間絶縁膜の総膜厚（キャパシタ溝が形成された層間絶縁膜上面からの膜厚）を小さくすることができる。その結果、上部電極を被覆する層間絶縁膜およびキャパシタ溝が形成された層間絶縁膜を貫通するコンタクトホールのアスペクト比を低減することができ、製造歩留まりを向上させることもできる。

以下、本発明の一実施形態について図面を参照しながら詳細に説明する。

図１は、本発明の一実施形態に係る半導体装置の構造を示す断面図である。当該半導体装置は、同一の半導体基板上に、メモリセル形成領域１００とロジック回路形成領域２００とを備える。図１では、メモリセル形成領域１００を右方に、ロジック回路形成領域２００を左方に示している。また、図１では、メモリセル形成領域１００に、下部電極１２、第１の誘電膜１３、第２の誘電膜１４、上部電極１５が下層から順に積層されたコンケーブ構造を有する３つのメモリセル３０を示している。なお、図１は概略図であり、各部の寸法比は現実の寸法比を示していない。

図１に示すように、本実施形態の半導体装置は、例えばシリコン（Ｓｉ）単結晶基板からなる半導体基板１の表面にＭＯＳ（Metal Oxide Semiconductor）トランジスタ３を備える。トランジスタ３は、メモリセル形成領域１００およびロジック回路形成領域２００のいずれにも形成される。図１では、メモリセルへのデータの書き込みまたはメモリセルからのデータの読み出しを行う１つのＭＯＳトランジスタ３のみを示しているが、半導体基板１は多数のＭＯＳトランジスタ３を含んでいる。当該ＭＯＳトランジスタ３は、半導体基板１の表面にシャロウトレンチ分離（ＳＴＩ）法により形成された素子分離２で区画された領域に形成されている。なお、図１では、２つの素子分離２のみを例示している。

ＭＯＳトランジスタ３が形成された半導体基板１上には、５００ｎｍ程度の膜厚を有する酸化シリコン（ＳｉＯ₂）からなる第１の層間絶縁膜４が形成されている。第１の層間絶縁膜４には、該第１の層間絶縁膜４を貫通してＭＯＳトランジスタ３のソース／ドレイン拡散領域（図示せず）と電気的に接続する第１のプラグ５が形成されている。第１のプラグ５は、例えば、１０ｎｍ程度の膜厚を有するチタン膜と２０ｎｍ程度の膜厚を有する窒化チタン（ＴｉＮ）膜とが積層されたバリア層（図示せず）を下層膜として備えるタングステン（Ｗ）により構成される。

第１のプラグ５上には、該第１のプラグ５と電気的に接続し、かつ第１のプラグ５を覆う状態で形成されたローカル配線６が設けられている。ローカル配線６は、１０ｎｍ程度の膜厚を有するチタン膜と２０ｎｍ程度の膜厚を有する窒化チタン膜とが積層されたバリア層（図示せず）を下層として備えるタングステン膜により構成される。タングステン膜の膜厚は、例えば、８０ｎｍ程度である。なお、メモリセル形成領域１００のローカル配線６は、例えば、メモリ回路のデータ線として機能する。

ローカル配線６および第１の層間絶縁膜４上には、２５０ｎｍ程度の膜厚を有する酸化シリコンからなる第２の層間絶縁膜７が形成されている。当該第２の層間絶縁膜７上には、１８０ｎｍ程度の膜厚を有する窒化シリコンからなる第１の水素バリア膜９が形成されている。第１の水素バリア膜９と第２の層間絶縁膜７には、第１の水素バリア膜９および第２の層間絶縁膜７を貫通して、ＭＯＳトランジスタ３のソース／ドレイン拡散領域（図示せず）と電気的に接続する第２のプラグ８が形成されている。第２のプラグ８は、例えば、１０ｎｍ程度の膜厚を有するチタン膜と２０ｎｍ程度の膜厚を有する窒化チタン膜とが積層されたバリア層を下層膜として備えるタングステンにより構成される。なお、以下では、メモリセル形成領域１００に形成される第２のプラグ８を第２のプラグ８ｂとし、ロジック回路形成領域２００に形成される第２のプラグ８を第２のプラグ８ａとする。また、メモリセル形成領域１００において、第２のプラグ８ｂが接続するＭＯＳトランジスタ３のソース／ドレイン拡散領域は、上記第１のプラグ５が接続するＭＯＳトランジスタ３のソース／ドレイン拡散領域とは異なる拡散領域である。

第２のプラグ８ｂ上には、該第２のプラグ８ｂと電気的に接続された導電性を有する酸素バリア膜１０が形成されている。酸素バリア膜１０は、５０ｎｍ程度の膜厚を有する窒化チタンアルミニウム（ＴｉＡｌＮ）膜、５０ｎｍ程度の膜厚を有するイリジウム（Ｉｒ）膜、９０ｎｍ程度の膜厚を有する酸化イリジウム（ＩｒＯ₂）膜、および８０ｎｍ程度の膜厚を有する白金（Ｐｔ）膜が下層から順に積層された構造を有している。

酸素バリア膜１０および第１の水素バリア膜９上には、７００ｎｍ程度の膜厚を有する酸化シリコンからなる第３の層間絶縁膜１１が形成されている。第３の層間絶縁膜１１には、底部に酸素バリア膜１０が露出する開口部３１（以下、キャパシタ溝３１という）が設けられ、当該キャパシタ溝３１にメモリセル３０が形成されている。

上述のように、各メモリセル３０は、下部電極１２、第１の誘電膜１３、第２の誘電膜１４、上部電極１５が下層から順に積層された構造を有している。下部電極１２は５０ｎｍ程度の白金膜からなり、キャパシタ溝３１の底部に露出した酸素バリア膜１０上およびキャパシタ溝３１の側壁面上に形成されている。また、第１の誘電膜１３は、ストロンチウム（Ｓｒ）、ビスマス（Ｂｉ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）、バリウム（Ｂａ）および鉛（Ｐｂ）の少なくとも１つを含むビスマス層状ペロブスカイト型酸化物である強誘電体膜からなり、４０〜５０ｎｍ程度の膜厚を有している。第１の誘電膜１３は、後述のように、下層電極１２を構成する白金膜と、第１の誘電膜１３を構成する強誘電体膜とが積層された後にパターニングを実施することにより形成される。そのため、下層電極１２のパターンの加工端面１２ａと、第１の誘電膜１３のパターンの加工端面１３ａとは実質的に一致している。第２の誘電膜１４は、１０〜３０ｎｍ程度の膜厚を有する絶縁体膜もしくは強誘電体膜からなる。上部電極１５は、７０ｎｍ程度の白金膜からなり、下部電極１２、第１の誘電膜１３および第２の誘電膜１４が形成されたキャパシタ溝３１を充填している。また、図１では、第２の誘電膜１４および上部電極１５は、複数のメモリセル３０にわたって共通に設けられており、第２の誘電膜１４および上部電極１５のパターニングは、マスクエッチング等により一括して行われる。このため、上部電極１５のパターンの加工端面と第２の誘電膜１４のパターンの加工端面とは実質的に一致している。

第３の層間絶縁膜１１および上部電極１５上には、２００ｎｍ程度の膜厚を有する酸化シリコンからなる第４の層間絶縁膜１６が形成されている。また、メモリセル形成領域１００の周囲には、第４の層間絶縁膜１６および第３の絶縁膜を貫通して、底部に第１の水素バリア膜９が露出する溝３２が形成され、当該溝３２を含む第４の層間絶縁膜１６上に、メモリセル形成領域１００を囲む、２０〜４０ｎｍ程度の膜厚を有するシリコン窒化膜からなる第２の水素バリア膜１７が設けられている。

当該第２の水素バリア膜１７上およびロジック回路形成領域２００の第４の層間絶縁膜１６上には、２００ｎｍ程度の膜厚を有するＢＰＳＧ（Boro-Phospho Silicate Glass）からなる第５の層間絶縁膜１８が形成されている。

第５の層間絶縁膜１８上には、例えば、メモリ回路のビット線や他の回路配線を構成するアルミニウム等からなる配線２０が形成されており、図１では、ロジック回路形成領域２００において、第５の層間絶縁膜１８、第４の層間絶縁膜１６および第３の層間絶縁膜１１を貫通して第２のプラグ８ａと配線２０とを電気的に接続する第３のプラグ１９が形成されている。第３のプラグ１９は、例えば、膜厚が２０ｎｍ程度の窒化チタン膜をバリア層として備えるタングステンにより構成される。このとき、バリア層は、膜厚が１０ｎｍ程度の窒化チタン膜と膜厚が１０ｎｍ程度のチタン膜との積層としてもよい。

以上の構造を有する本実施形態の半導体装置では、上部電極１５と下部電極１２とが対向し、実質的にキャパシタとなる領域の誘電膜が、第１の誘電膜１３と第２の誘電膜１４で構成されている。当該構造では、第１の誘電膜１３が主に強誘電性に寄与し、第２の誘電膜１４が、キャパシタ溝３１内の側壁面に接して配置された下部電極１２の上端面での上部電極１５との絶縁性に寄与する。また、第１の誘電膜１３形成時には、下部電極１２となる導電体膜のみが基板表面に存在しているため、第１の誘電膜１３となる強誘電体膜は導電体膜上のみに堆積されることになる。そのため、下部電極１２上での第１の誘電膜１３の膜厚ばらつきは極めて小さくなる。さらに、第２の誘電膜１４形成時には、キャパシタ溝３１内の側壁面に接して配置された下部電極１２の上端面、第３の層間絶縁膜１１および第１の誘電膜１３のみが基板表面に存在している。下部電極１２の上端面（ここでは、加工端面１２ａ）は極めて小さい領域であるため、第２の誘電膜１４となる絶縁体膜または強誘電体膜は、ほぼ絶縁体上に堆積されることになる。したがって、第１の誘電膜１３上での第２の誘電膜１４の膜厚ばらつきも極めて小さくなる。すなわち、本構成によれば、分極に寄与する誘電膜（第１の誘電膜１３および第２の誘電膜１４）の膜厚ばらつきを抑制することができ、強誘電体メモリのリテンション特性などの信頼性を向上させることができる。また、半導体装置の面内特性ばらつきも低減することができ、製造歩留まりを向上させることができる。

以上の構造を有する半導体装置は、例えば、以下の製造工程を経ることにより形成することができる。図２〜図８は、上記半導体装置の製造過程を示す工程断面図である。なお、図２〜図８では、図１と同様に、ＭＯＳトランジスタ３等は、一部のみを図示している。また、図２〜図８は概略図であり、各部の寸法比は現実の寸法比を示していない。

まず、図２に示すように、シリコン単結晶基板等からなる半導体基板１の主面の表面部に、ＳＴＩ法により複数の素子分離２が形成される。そして、素子分離２により区画された半導体基板１の表面部に、公知の微細加工技術によりＭＯＳトランジスタ３が形成される。ＭＯＳトランジスタ３が形成された半導体基板１上には、ＣＶＤ法により、１０００ｎｍ程度の膜厚を有する酸化シリコンからなる第１の層間絶縁膜４が全面にわたって形成される。第１の層間絶縁膜４の上面は、化学機械的研磨（ＣＭＰ：Chemical Mechanical Polishing）法により平坦化される。平坦化後の第１の層間絶縁膜４の膜厚は５００ｎｍ程度である。

平坦化された第１の層間絶縁膜４には、以降の工程で層間絶縁膜４上に形成されるローカル配線６と、ＭＯＳトランジスタ３のソース／ドレイン領域（図示せず）とを電気的に接続する第１のプラグ５が形成される。第１のプラグ５は、例えば、公知のリソグラフィ技術およびドライエッチング技術を適用して第１の層間絶縁膜４に貫通孔を形成し、当該貫通孔に導電体を充填することにより形成される。本実施形態では、まず、スパッタリング法またはＣＶＤ法により、貫通孔を含む第１の層間絶縁膜４上に、膜厚が１０ｎｍ程度のチタン膜および膜厚が２０ｎｍ程度の窒化チタン膜を順に堆積してバリア層（図示せず）を形成する。続いて、ブランケットＣＶＤ法により、バリア層上に上記貫通孔を充填する状態で、膜厚が５００ｎｍ程度のタングステンからなる金属膜を堆積する。なお、このとき第１の層間絶縁膜４上に堆積した不要なバリア膜および金属膜はＣＭＰ法により除去される。

第１のプラグ５が形成された第１の層間絶縁膜４上には、スパッタリング法またはＣＶＤ法により、膜厚が１０ｎｍ程度のチタン膜および膜厚が２０ｎｍ程度の窒化チタン膜を順に堆積することによりバリア層（図示せず）が形成され、当該バリア層上に、スパッタリング法により、８０ｎｍ程度の膜厚を有するタングステンからなる金属膜が堆積される。当該バリア層および金属膜に対して、公知のリソグラフィ技術およびドライエッチング技術を適用することにより、第１の層間絶縁膜４上（第１のプラグ５上）にローカル配線６が形成される。

ローカル配線６が形成された第１の層間絶縁膜４上には、ＣＶＤ法により、５００ｎｍ程度の膜厚を有する酸化シリコンからなる第２の層間絶縁膜７が全面にわたって堆積される。第２の層間絶縁膜７の上面は、ＣＭＰ法により平坦化される。平坦化後の第２の層間絶縁膜７の膜厚は２５０ｎｍ程度である。平坦化された第２の層間絶縁膜７上には、ＣＶＤ法により、１８０ｎｍ程度の膜厚を有するシリコン窒化物からなる第１の水素バリア膜９が堆積される。

第１の水素バリア膜９および第２の層間絶縁膜７には、以降で層間絶縁膜４上に形成されるメモリセル３０の下部電極１２とＭＯＳトランジスタ３のソース／ドレイン領域とを電気的に接続する第２のプラグ８ｂが形成される。この工程において、ロジック回路形成領域２００では、ロジック回路を構成するＭＯＳトランジスタ（図示せず）と以降で上層に形成される上層配線との電気的接続に使用される第２のプラグ８ａが形成される。なお、第２のプラグ８ａ、８ｂは、上述した第１のプラグ５と同様の手法により形成される。

第２のプラグ８ａ、８ｂが形成された第１の水素バリア膜９上には、５０ｎｍ程度の窒化チタンアルミニウム膜、５０ｎｍ程度の膜厚を有するイリジウム膜、９０ｎｍ程度の膜厚を有する酸化イリジウム膜、および８０ｎｍ程度の膜厚を有する白金膜が、スパッタリング法により下層から順に堆積される。当該積層膜に対して、公知のリソグラフィ技術およびドライエッチング技術を適用することにより、第２のプラグ８ｂ上のメモリセル３０が形成される各領域にそれぞれ酸素バリア膜１０が形成される。

次いで、図３に示すように、酸素バリア膜１０が形成された第１の水素バリア膜９上に、ＣＶＤ法により、７００ｎｍ程度の膜厚を有する酸化シリコンからなる第３の層間絶縁膜１１全面にわたって堆積される。当該第３の層間絶縁膜１１には、公知のリソグラフィ技術およびドライエッチング技術を適用することにより、底部に酸素バリア膜１０が露出するキャパシタ溝３１が形成される。当該キャパシタ溝３１の側壁面上および底部に露出した酸素バリア膜１０上を含む第３の層間絶縁膜１１上には、スパッタリング法により、５０ｎｍ程度の膜厚を有する白金からなる導電体膜２２が形成される。当該導電体膜２２の形成には、スパッタリング成膜装置の基板搭載部に１００Ｗ程度のバイアスを印加するバイアススパッタリング法を用いることが好ましい。これにより、キャパシタ溝３１の側壁面上と底面とにカバレッジよく導電体膜２２を形成することができる。また、キャパシタ溝３１と導電体膜２２の界面にはＴｉ酸化膜からなる密着層が形成されてもよい。当該密着層を形成することにより、白金のマイグレーションを抑制することができる。なお、密着層は、キャパシタ溝３１の側壁面のみに形成され、酸素バリア膜１０上には存在しないことが好ましい。このような構造は、密着層形成後にＣｌ₂とＡｒからなるガス系を使用した異方性ドライエッチングを適用して、酸素バリア膜１０上のＴｉ酸化膜を除去することにより実現できる。

導電体膜２２上には、４０〜５０ｎｍ程度の膜厚を有する強誘電体膜２３が形成される。本実施形態では、強誘電体膜２３として、ストロンチウム（Ｓｒ）、ビスマス（Ｂｉ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）、バリウム（Ｂａ）および鉛（Ｐｂ）の少なくとも１つを含むビスマス層状ペロブスカイト型酸化物である強誘電体をＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法により成膜している。より具体的には、強誘電体膜２３としては、例えば、（Ｂａ，Ｓｒ)ＴｉＯ₃、ＢａＴｉＯ₃、ＳｒＴｉＯ₃、Ｔａ₂Ｏ₅、Ｐｂ（Ｚｒ，Ｔｉ)Ｏ₃、Ｐｂ（Ｎｂ，Ｔｉ)Ｏ₃、ＰｂＺｒＯ₃、ＰｂＴｉＯ₃、ＬｉＮｂＯ₃、ＳｒＢｉ₂Ｔａ₂Ｏ₉、ＳｒＢｉ₂（Ｔａ，Ｎｂ)₂Ｏ₉、Ｂｉ₄Ｔｉ₃Ｏ₁₃等を使用することができる。

このとき、半導体基板１の最表面は、全面が白金（導電体膜２２）で覆われている。そのため、下地膜の材質差に起因する膜厚差を生じることがなく、キャパシタ溝３１の側壁面および底面においても、第３の層間絶縁膜１１の平坦面（上面）と膜厚差が少ない、均一な膜厚で強誘電体膜２３を形成することができる。

続いて、図４に示すように、キャパシタ溝３１の底面および側壁面のみに導電体膜２２および強誘電体膜２３が残存するように、導電体膜２２および強誘電体膜２３の一部が除去される。当該工程では、例えば、キャパシタ溝３１内に、フォトレジスト等からなる犠牲膜２１充填し、Ｃｌ₂、Ａｒ、Ｏ₂からなるガス系を使用して、処理室圧力が０．５Ｐａ程度の低圧条件下で異方性ドライエッチングが行われる。これにより、キャパシタ溝３１の底面および側壁面のみを被覆する下部電極１２および第１の誘電膜１３が形成される。このとき、キャパシタ溝３１の側壁面における、第１の誘電体１３（加工端面１３ａ）の高さ（加工端面１３ａの位置）および下部電極１２の高さ（加工端面１２ａの位置）は、実質的に一致している。なお、犠牲膜２１は、下部電極１２および第１の誘電膜１３の加工後に除去される。

第１の誘電膜１３および下部電極１２の形成が完了すると、図５に示すように、ＣＶＤ法により、１０〜３０ｎｍ程度の膜厚を有する絶縁体膜２４が堆積される。絶縁体膜２４は、キャパシタ溝３１の側壁面における下部電極１２の上端部（加工端面１２ａ）を絶縁するために堆積される。したがって、絶縁体膜２４の材質は絶縁性であればよく、酸化膜、窒化膜、金属酸化膜を使用することができる。例えば、酸化シリコン、シリコン窒化物を使用することができ、あるいは、タンタル（Ｔａ）、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）からなる金属群の少なくとも１つを含む絶縁性の金属酸化物を使用することができる。また、絶縁体膜２４は、強誘電体膜２３として例示した強誘電体材料からなる膜であってもよい。また、絶縁体膜２４の膜厚は、絶縁性が確保できる限り薄い方が好ましい。

絶縁体膜２４の形成が完了すると、スパッタリング法により、７０ｎｍ程度の膜厚を有する白金膜が堆積される。そして、フォトリソグラフィ技術により形成されたレジストパターン等をマスク（図示せず）として、Ｃｌ₂、Ａｒ、Ｏ₂からなるガス系を用いた異方性ドライエッチングによるパターニングが行われ、図６に示すように、第２の誘電膜１４および上部電極１５が形成される。

上部電極１５が形成された第３の層間絶縁膜１１上には、図７に示すように、ＣＶＤ法等により、２００ｎｍ程度の膜厚を有する酸化シリコンからなる第４の層間絶縁膜１６が堆積される。第４の層間絶縁膜１６は、例えば、吸湿性の少ないＮＳＧ膜を用いることが好ましい。吸湿性の少ない第４の層間絶縁膜１６とすることで、水分に起因する強誘電体キャパシタ特性の劣化を抑制することができる。また、半導体装置の平面レイアウト構造にも依存するが、厚いＮＳＧ膜を形成した場合、ＮＳＧ膜に起因する応力により、半導体装置にクラックが発生する場合がある。このようなクラックの発生を回避する観点では、第４の層間絶縁膜１６として、１００ｎｍ程度の膜厚を有するＮＳＧ膜と１００ｎｍ程度の膜厚を有するＢＰＳＧ膜とからなる積層膜にしてもよい。なお、第４の層間絶縁膜１６の上面は、上部電極１５に起因する段差をなくすため、ＣＭＰ法によって平坦化される。また、第４の層間絶縁膜１６堆積前または堆積後には、強誘電体膜の強誘電性を発現させるために、酸素雰囲気で６００℃〜８５０℃の温度範囲で焼結処理が行われる。

第４の層間絶縁膜１６の形成が完了すると、第４の層間絶縁膜１６と第３の層間絶縁膜１１を貫通して第１の水素バリア膜９に到達し、かつメモリセル３０が形成された領域の周囲を囲む、幅２００ｎｍ程度の溝３２がマスクエッチングにより形成される。そして、この溝３２を含む第４の層間絶縁膜１６の上に第２の水素バリア膜１７が形成される。第２の水素バリア膜１７は、膜厚が２０〜４０ｎｍのシリコン窒化膜からなるＣＶＤ膜を用いるとカバレッジよく形成できる。

第２の水素バリア膜１７が形成された第４の層間絶縁膜１６上には、図８に示すように、２００ｎｍ程度の膜厚を有するＢＰＳＧ膜からなる第５の層間絶縁膜１８が形成される。言うまでもなく、このＢＰＳＧ膜は、下地段差を緩和すべくＣＭＰ法により平坦化されるのが望ましい。また、第５の層間絶縁膜１８、第４の層間絶縁膜１６および第３の層間絶縁膜１１を貫通して第２のプラグ８ａに電気的に接続する第３のプラグ１９が形成され、第５の層間絶縁膜１８上に配線２０が形成される。なお、第３のプラグ１９は、第１のプラグまたは第２のプラグと同様の手法により形成すればよく、例えば、膜厚が２０ｎｍ程度の窒化チタン膜をバリア層として備えるタングステンにより構成することができる。以上により、本実施形態の半導体装置の構造が実現される。

本発明の製造方法によれば、強誘電体膜２３が導電体膜２２上のみに堆積されるため、下部電極１２上での第１の誘電膜１３の膜厚ばらつきが極めて小さくなる。さらに、絶縁体膜２４は、キャパシタ溝３１内の側壁面に接して配置された下部電極１２の上端面、第３の層間絶縁膜１１および第１の誘電膜１３が基板表面に露出した状態で堆積される。下部電極１２の上端面は極めて小さい領域であるため、絶縁体膜２４は、ほぼ絶縁体上に堆積されることになり、第１の誘電膜１３上での第２の誘電膜１４の膜厚ばらつきも極めて小さくなる。したがって、本構成によれば、分極に寄与する誘電膜（第１の誘電膜１３および第２の誘電膜１４）の膜厚ばらつきを抑制することができ、強誘電体メモリのリテンション特性などの信頼性を向上させることができる。また、半導体装置の面内特性ばらつきも低減することができ、製造歩留まりを向上させることができる。

また、本実施形態の半導体装置によれば、別の観点でも、製造歩留まりの向上効果を奏することができる。図９は、当該製造歩留まり向上効果を説明するための図である。図９（ａ）が本実施形態の半導体装置を模式的に示す断面図であり、図９（ｂ）が従来構造の半導体装置を模式的に示す断面図である。

図９（ａ）に示すように、本実施形態の半導体装置では、コンケーブ構造の強誘電体キャパシタにおいて、強誘電体膜からなる第１の誘電膜１３がキャパシタ溝３１内の下部電極１２上のみ形成されている。また、キャパシタ溝３１が形成された第３の層間絶縁膜１１の平坦面（上面）１１ａには、第１の誘電膜１３に比べて膜厚の薄い第２の誘電膜１４のみが形成されている。そして、第２の誘電膜１４上に上部電極１５が形成されている。

これに対し、従来構造の半導体装置では、図９（ｂ）に示すように、コンケーブ構造の強誘電体キャパシタにおいて、強誘電体膜からなる誘電膜１１３がキャパシタ溝１３１内の下部電極１１２上のみならず層間絶縁膜１１１の表面１１１ａ上にも形成されている。そして、誘電膜１１３上に上部電極１１５が形成されている。

以上の両構造において、上部電極１５、１１５上に一定膜厚ｄの層間絶縁膜を堆積する場合、本実施形態の構造では、当該層間絶縁膜の総膜厚（キャパシタ溝が形成された層間絶縁膜上面からの膜厚）を小さくすることができる。すなわち、図９（ａ）、図９（ｂ）に示すように、本実施形態の構成では、上部電極１５を被覆する第４の層間絶縁膜１６の総膜厚Ｄ₁が、第２の誘電膜１４の膜厚、上部電極１５の膜厚および膜厚ｄの和であるのに対し、従来構成では、上部電極１１５を被覆する層間絶縁膜１１６の総膜厚Ｄ₂は、誘電膜１１３の膜厚、上部電極１１５の膜厚および膜厚ｄの和になる。したがって、本実施形態の構造によれば、第４の層間絶縁膜１６の総膜厚は、従来構造に比べて、ΔＤ＝（誘電膜１１３の膜厚）−（第２の誘電膜１４の膜厚）だけ小さくなる。その結果、第４の層間絶縁膜１６および第３の層間絶縁膜１１を貫通する第３のプラグ１９を形成する場合のコンタクトホールのアスペクト比が、従来構造の層間絶縁膜１１６および層間絶縁膜１１１を貫通するプラグ１１９を形成する場合のコンタクトホールのアスペクト比よりも小さくなり、製造歩留まりが改善されることになる。

以上説明したように、本発明によれば、コンケーブ構造等の強誘電体キャパシタの容量絶縁膜を均一な膜厚で形成することができ、キャパシタの微細化と信頼性向上に対応した半導体装置を実現することができる。また、半導体装置の面内特性ばらつきも低減することができ、製造歩留まりを向上させることができる。

なお、以上で説明した実施形態は本発明の技術的範囲を制限するものではなく、既に記載したもの以外でも、本発明の技術的思想を逸脱しない範囲内で種々の変形や応用が可能である。例えば、上記実施形態で説明した成膜及びエッチング等のプロセスは、他の等価なプロセスに置換することが可能である。

本発明は、強誘電体キャパシタの誘電膜の膜厚を均一化することができ、強誘電体キャパシタを備える半導体装置およびその製造方法として有用である。

本発明の一実施形態における半導体装置を示す断面図 本発明の一実施形態における半導体装置の製造過程を示す断面図 本発明の一実施形態における半導体装置の製造過程を示す断面図 本発明の一実施形態における半導体装置の製造過程を示す断面図 本発明の一実施形態における半導体装置の製造過程を示す断面図 本発明の一実施形態における半導体装置の製造過程を示す断面図 本発明の一実施形態における半導体装置の製造過程を示す断面図 本発明の一実施形態における半導体装置の製造過程を示す断面図 本発明の一実施形態における半導体装置の効果を示す図 誘電体に加わる電界強度を示す模式図 強誘電体膜の成膜膜厚の下地層材質依存性を示す図

符号の説明

１ 半導体基板
２ 素子分離
３ ＭＯＳトランジスタ
４ 第１の層間絶縁膜
５ 第１のプラグ
６ ローカル配線
７ 第２の層間絶縁膜
８、８ａ、８ｂ 第２のプラグ
９ 第１の水素バリア膜
１０ 酸素バリア膜
１１ 第３の層間絶縁膜
１２ 下部電極
１３ 第１の誘電膜
１４ 第２の誘電膜
１５ 上部電極
１６ 第４の層間絶縁膜
１７ 第２の水素バリア膜
１８ 第５の層間絶縁膜
１９ 第３のプラグ
２０ 配線
２１ 犠牲膜
２２ 導電体膜
２３ 強誘電体膜
２４ 絶縁体膜
３０ メモリセル
３１ キャパシタ溝
３２ 溝
１００ メモリセル形成領域
１０１ 上部電極
１０２ 下部電極
１０３ 誘電膜
１１１ 従来構造の第３の層間絶縁膜
１１２ 従来構造の下部電極
１１３ 従来構造の誘電膜
１１５ 従来構造の上部電極
１１６ 従来構造の第４の層間絶縁膜
１１９ 従来構造の第３のプラグ
２００ ロジック回路形成領域

Claims (7)

1. 半導体基板上に強誘電体キャパシタを備える半導体装置において、
   前記強誘電体キャパシタが、
   下部電極と、
   前記下部電極と対向する上部電極と、
   前記下部電極の前記上部電極側に積層され、下部電極を構成する導電体パターンの加工端面と実質的に一致する加工端面を有する強誘電体パターンからなる第１の誘電膜と、
   前記上部電極と前記第１の誘電膜との間に介設され、前記上部電極および前記第１の誘電膜に接するとともに、前記導電体パターンの加工端面を被覆する第２の誘電膜と、
   を備えたことを特徴とする半導体装置。
2. 前記強誘電体キャパシタがコンケーブ構造を有し、上記下部電極および上記第１の誘電膜がコンケーブ構造の溝内のみに形成される、請求項１記載の半導体装置。
3. 前記第１の誘電膜の材質が、（Ｂａ，Ｓｒ)ＴｉＯ₃、ＢａＴｉＯ₃、ＳｒＴｉＯ₃、Ｔａ₂Ｏ₅、Ｐｂ（Ｚｒ，Ｔｉ)Ｏ₃、Ｐｂ（Ｎｂ，Ｔｉ)Ｏ₃、ＰｂＺｒＯ₃、ＰｂＴｉＯ₃、ＬｉＮｂＯ₃、ＳｒＢｉ₂Ｔａ₂Ｏ₉、ＳｒＢｉ₂（Ｔａ，Ｎｂ)₂Ｏ₉、Ｂｉ₄Ｔｉ₃Ｏ₁₃からなる群から選択された少なくとも１つである、請求項１または２記載の半導体装置。
4. 前記第２の誘電膜の材質が、酸化シリコン、シリコン窒化物、絶縁性金属酸化物からなる群から選択された少なくとも１つである、請求項１から３いずれか１項に記載の半導体装置。
5. 前記第２の誘電膜の材質が、（Ｂａ，Ｓｒ)ＴｉＯ₃、ＢａＴｉＯ₃、ＳｒＴｉＯ₃、Ｔａ₂Ｏ₅、Ｐｂ（Ｚｒ，Ｔｉ)Ｏ₃、Ｐｂ（Ｎｂ，Ｔｉ)Ｏ₃、ＰｂＺｒＯ₃、ＰｂＴｉＯ₃、ＬｉＮｂＯ₃、ＳｒＢｉ₂Ｔａ₂Ｏ₉、ＳｒＢｉ₂（Ｔａ，Ｎｂ)₂Ｏ₉、Ｂｉ₄Ｔｉ₃Ｏ₁₃からなる群から選択された少なくとも１つである、請求項１から３のいずれか１項に記載の半導体装置。
6. 前記第２の誘電膜の膜厚が前記第１の誘電膜の膜厚より薄い、請求項１から５のいずれか１項に記載の半導体装置。
7. 半導体基板上に強誘電体キャパシタを備える半導体装置の製造方法において、
   半導体基板上に、第１の層間絶縁膜を形成する工程と、
   前記第１の層間絶縁膜に、前記第１の層間絶縁膜よりも下層に形成された導電体と電気的に接続するコンタクト構造を形成する工程と、
   前記コンタクト構造が形成された第１の層間絶縁膜上に、第２の層間絶縁膜を形成する工程と、
   前記第２の層間絶縁膜に、前記コンタクト構造に到達する開口部を形成する工程と、
   前記開口部が形成された第２の層間絶縁膜上に、導電体膜を形成する工程と、
   前記導電体膜上に、強誘電体膜を形成する工程と、
   前記第２の層間絶縁膜上の前記強誘電体膜および前記導電体膜を除去することにより、前記開口部の側壁面および底面に、前記導電体膜からなる下部電極と、当該下部電極に積層された前記強誘電体膜からなる第１の誘電膜とを形成する工程と、
   前記第１の誘電膜の表面、および前記下部電極を構成する導電体パターンの加工端面を被覆する第２の誘電膜を形成する工程と、
   前記第２の誘電膜上に、前記下部電極と対向して、導電体膜からなる上部電極を形成する工程と、
   を含む、半導体装置の製造方法。

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