JP4930371B2 - 半導体装置及びその製造方法 - Google Patents
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Description
次に、本発明の第1の実施形態について説明する。但し、ここでは、便宜上、半導体装置の断面構造については、その製造方法と共に説明する。図2A乃至図2Lは、本発明の第1の実施形態に係る強誘電体メモリ(半導体装置)の製造方法を工程順に示す断面図である。
Chemical Vapor Deposition)法により、膜厚が750nmのシリコン酸化膜60を形成する。次いで、プラズマTEOSCVD法により、例えば膜厚が1100nmのシリコン酸化膜62を形成する。原料ガスとしては、例えば、TEOSガスと酸素ガスとヘリウムガスとの混合ガスを用いる。なお、シリコン酸化膜60及び62の形成方法は、上述のものに限定されるものではない。例えば、シリコン酸化膜60及び62の両方を、プラズマTEOSCVD法により形成してもよい。
次に、本発明の第2の実施形態について説明する。図3は、本発明の第2の実施形態に係る強誘電体メモリ(半導体装置)を示す断面図である。
次に、本発明の第3の実施形態について説明する。図4は、本発明の第3の実施形態に係る強誘電体メモリ(半導体装置)を示す断面図である。
次に、本発明の第4の実施形態について説明する。図5は、本発明の第4の実施形態に係る強誘電体メモリ(半導体装置)を示す断面図である。
次に、本発明の第5の実施形態について説明する。第1〜第4の実施形態では、強誘電体キャパシタ42の構造がプレーナ型とされているが、第5の実施形態には、構造がスタック型の強誘電体キャパシタが設けられている。以下、第5の実施形態について詳細に説明するが、便宜上、その断面構造については、その製造方法と共に説明する。図6A乃至図6Gは、本発明の第5の実施形態に係る強誘電体メモリ(半導体装置)の製造方法を工程順に示す断面図である。
isolation)により素子分離領域313を形成する。続いて、ゲート絶縁膜314、ゲート電極315、キャップ膜316、サイドウォール317、ソース/ドレイン拡散層318及びシリサイド層319をウェル312の表面に形成することにより、スイッチング素子としてMOSトランジスタ320を形成する。このMOSトランジスタ320が、図1におけるMOSトランジスタ2に相当する。なお、各MOSトランジスタ320には、ソース及びドレイン用に2個のソース/ドレイン拡散層318を形成するが、その一方は、2個のMOSトランジスタ320間で共有させる。
Claims (12)
- 半導体基板の上方に形成され、下部電極、前記下部電極上の強誘電体膜及び前記強誘電体膜上の上部電極からなる複数個の強誘電体キャパシタと、
前記強誘電体キャパシタを直接覆い、水素又は水の拡散を防止する第1のバリア膜と、
少なくとも前記第1のバリア膜の上面に形成され、水素又は水分の拡散を防止する第2のバリア膜と、
前記第2のバリア膜上に形成された第1の層間絶縁膜と、
前記第1の層間絶縁膜上に形成され、前記複数個の強誘電体キャパシタを上方及び側方から覆い、水素及び水分の拡散を防止する第3のバリア膜と、
前記第3のバリア膜上に形成された第2の層間絶縁膜と、
前記上部電極上の、前記第1の層間絶縁膜、前記第3のバリア膜及び前記第2の層間絶縁膜中に形成され、前記上部電極に接続されたプラグと、
前記第2の層間絶縁膜上に形成され、前記プラグに接続された配線と、
を有することを特徴とする半導体装置。 - 前記第3のバリア膜は、前記複数個の強誘電体キャパシタの間に位置する傾斜部を有し、
前記傾斜部と前記半導体基板の表面とがなす角度は、60°以下であることを特徴とする請求項1に記載の半導体装置。 - 前記第3のバリア膜は、前記強誘電体キャパシタの上方に位置する平坦部を有することを特徴とする請求項1に記載の半導体装置。
- 前記配線は、複数の配線層にわたって形成され、
前記配線層間の1又は2以上の高さ位置に形成され、水素又は水の拡散を防止する第4のバリア膜を有することを特徴とする請求項1に記載の半導体装置。 - 前記第1のバリア膜は、前記下部電極の上方に形成されていることを特徴とする請求項1に記載の半導体装置。
- 半導体基板の上方に、下部電極、前記下部電極上の強誘電体膜及び前記強誘電体膜上の上部電極からなる複数個の強誘電体キャパシタを形成する工程と、
前記強誘電体キャパシタを直接覆い、水素又は水の拡散を防止する第1のバリア膜を形成する工程と、
少なくとも前記第1のバリア膜の上面に、水素又は水分の拡散を防止する第2のバリア膜を形成する工程と、
前記第2のバリア膜上に第1の層間絶縁膜を形成する工程と、
前記第1の層間絶縁膜上に、前記複数個の強誘電体キャパシタを上方及び側方から覆い、水素及び水分の拡散を防止する第3のバリア膜を形成する工程と、
前記第3のバリア膜上に第2の層間絶縁膜を形成する工程と、
前記上部電極上の、前記第1の層間絶縁膜、前記第3のバリア膜及び前記第2の層間絶縁膜に、前記上部電極に接続するプラグを形成する工程と、
前記第2の層間絶縁膜上に、前記プラグに接続される配線を形成する工程とを有することを特徴とする半導体装置の製造方法。 - 前記第1の層間絶縁膜を形成する工程は、
前記第2のバリア膜上に第1の絶縁膜を形成する工程と、
前記第1の絶縁膜を平坦化する工程と、
前記第1の絶縁膜に1又は2以上の溝を、当該1又は2以上の溝により前記複数個の強誘電体キャパシタが取り囲まれるように形成する工程とを有することを特徴とする請求項6に記載の半導体装置の製造方法。 - 前記溝の側面と前記半導体基板の表面とがなす角度を60°以下とすることを特徴とする請求項7に記載の半導体装置の製造方法。
- 前記溝を形成する工程と前記第3のバリア膜を形成する工程との間に、熱処理を施す工程を有することを特徴とする請求項7に記載の半導体装置の製造方法。
- 前記熱処理を、少なくともN2Oを用いて発生させたプラズマ雰囲気中で行うことを特徴とする請求項9に記載の半導体装置の製造方法。
- 前記配線を、複数の配線層にわたって形成し、
前記配線層間の1又は2以上の高さ位置に、水素又は水の拡散を防止する第4のバリア膜を形成する工程を有することを特徴とする請求項6に記載の半導体装置の製造方法。 - 前記強誘電体キャパシタを形成する工程及び前記第1のバリア膜を形成する工程は、
前記半導体基板の上方に下部電極膜を形成する工程と、
前記下部電極膜上に強誘電体材料膜を形成する工程と、
前記強誘電体材料膜上に上部電極膜を形成する工程と、
前記上部電極膜をパターニングして前記上部電極を形成する工程と、
前記上部電極を形成した後に、前記強誘電体材料膜をパターニングして前記強誘電体膜を形成する工程と、
前記上部電極、前記強誘電体膜及び前記下部電極膜上に、前記第1のバリア膜を形成する工程と、
前記第1のバリア膜を形成した後に、前記下部電極膜をパターニングして前記下部電極を形成する工程とを有することを特徴とする請求項6に記載の半導体装置の製造方法。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/JP2005/011143 WO2006134664A1 (ja) | 2005-06-17 | 2005-06-17 | 半導体装置及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2006134664A1 JPWO2006134664A1 (ja) | 2009-01-08 |
JP4930371B2 true JP4930371B2 (ja) | 2012-05-16 |
Family
ID=37532036
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007521050A Expired - Fee Related JP4930371B2 (ja) | 2005-06-17 | 2005-06-17 | 半導体装置及びその製造方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US7910968B2 (ja) |
JP (1) | JP4930371B2 (ja) |
KR (1) | KR100973703B1 (ja) |
CN (1) | CN101203953B (ja) |
WO (1) | WO2006134664A1 (ja) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2006129366A1 (ja) * | 2005-06-02 | 2006-12-07 | Fujitsu Limited | 半導体装置及びその製造方法 |
KR100989086B1 (ko) * | 2005-11-29 | 2010-10-25 | 후지쯔 세미컨덕터 가부시키가이샤 | 반도체 장치와 그 제조 방법 |
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JP5399232B2 (ja) | 2007-02-21 | 2014-01-29 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
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Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
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JPH09293869A (ja) | 1996-04-25 | 1997-11-11 | Nec Corp | 半導体装置およびその製造方法 |
JP2001210798A (ja) | 1999-12-22 | 2001-08-03 | Texas Instr Inc <Ti> | コンデンサ構造の保護のための絶縁性と導電性の障壁の使用 |
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JP3962296B2 (ja) | 2001-09-27 | 2007-08-22 | 松下電器産業株式会社 | 強誘電体メモリ装置及びその製造方法 |
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JP2003115545A (ja) | 2001-10-04 | 2003-04-18 | Sony Corp | 誘電体キャパシタおよびその製造方法 |
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JP4803995B2 (ja) * | 2004-06-28 | 2011-10-26 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
KR200442869Y1 (ko) | 2007-01-30 | 2008-12-17 | 한대승 | 다기능 리튬 이온 충전기 |
-
2005
- 2005-06-17 JP JP2007521050A patent/JP4930371B2/ja not_active Expired - Fee Related
- 2005-06-17 CN CN2005800501714A patent/CN101203953B/zh not_active Expired - Fee Related
- 2005-06-17 KR KR1020077027352A patent/KR100973703B1/ko active IP Right Grant
- 2005-06-17 WO PCT/JP2005/011143 patent/WO2006134664A1/ja active Application Filing
-
2007
- 2007-12-17 US US11/957,711 patent/US7910968B2/en not_active Expired - Fee Related
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Also Published As
Publication number | Publication date |
---|---|
US20080105911A1 (en) | 2008-05-08 |
US7910968B2 (en) | 2011-03-22 |
CN101203953A (zh) | 2008-06-18 |
KR100973703B1 (ko) | 2010-08-04 |
WO2006134664A1 (ja) | 2006-12-21 |
CN101203953B (zh) | 2012-04-04 |
KR20080007381A (ko) | 2008-01-18 |
JPWO2006134664A1 (ja) | 2009-01-08 |
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Legal Events
Date | Code | Title | Description |
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A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20111018 |
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TRDD | Decision of grant or rejection written | ||
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R150 | Certificate of patent or registration of utility model |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150224 Year of fee payment: 3 |
|
S531 | Written request for registration of change of domicile |
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R350 | Written notification of registration of transfer |
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