JP2005166920A - 半導体装置 - Google Patents
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Abstract
【解決手段】 半導体装置は、強誘電体からなる容量絶縁膜21を用いた複数の容量素子23と、容量素子23の上方、下方及び側方を覆う下部水素バリア膜18及び上部水素バリア膜25と、容量素子23の下方に形成され、各容量素子23と選択的に接続されるビット線16と、複数の容量素子23の上方に形成された第1のサブビット線28とを備えている。第1のサブビット線28は、ビット線16と比べて抵抗率が低く、且つ水素バリア膜18、25の外側の少なくとも2箇所においてビット線16と電気的に接続されている。
【選択図】 図1
Description
以下、本発明の一実施形態の第1変形例について図4を参照しながら説明する。図4は図1(a)のII−II線における断面と対応する断面構成を示している。図4において、図1(b)に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
以下、本発明の一実施形態の第2変形例について図5を参照しながら説明する。図5は図1(a)のII−II線における断面と対応する断面構成を示している。図5において、図1(b)に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
以下、本発明の一実施形態の第3変形例について図6を参照しながら説明する。図6は図1(a)のII−II線における断面と対応する断面構成を示している。図6において、図1(b)に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
以下、本発明の一実施形態の第4変形例について図7を参照しながら説明する。図7は図1(a)のII−II線における断面と対応する断面構成を示している。図7において、図1(b)に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
以下、本発明の一実施形態の第5変形例について図8を参照しながら説明する。図8は図1(a)のII−II線における断面と対応する断面構成を示している。図8において、図1(b)に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
以下、本発明の一実施形態の第6変形例について図9を参照しながら説明する。図9は図1(a)のII−II線における断面と対応する断面構成を示している。図9において、図1(b)に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
11 素子分離領域
12 ゲート電極
13 拡散層
14 第1の層間絶縁膜
15 第1のコンタクトプラグ
16 ビット線(第1の配線)
16A 第1のビット線(第1の配線)
16B 第2のビット線(第2の配線)
17 第2の層間絶縁膜
17A 第2の下部層間絶縁膜
17B 第2の上部層間絶縁膜
18 下部水素バリア膜
19 第2のコンタクトプラグ
20 下部電極
21 容量絶縁膜
22 上部電極
23 容量素子
24 第3の層間絶縁膜
25 上部水素バリア膜
26 第4の層間絶縁膜
26A 第4の下部層間絶縁膜
26B 第4の上部層間絶縁膜
27 第3のコンタクトプラグ
28 サブビット線(第1のサブ配線)
28A 第1のサブビット線(第1のサブ配線)
28B 第2のサブビット線(第2のサブ配線)
30 センスアンプ列
31 サブシールド線(第1のシールド配線)
31A 第1のサブシールド線(第1/第3のシールド配線)
31B 第2のサブシールド線(第2/第4のシールド配線)
41 シールド線(第1のシールド配線)
41A 第1のシールド線(第1のシールド配線)
41B 第2のシールド線(第2のシールド配線)
Claims (12)
- それぞれが強誘電体又は高誘電体からなる容量絶縁膜を用いた複数の容量素子と、
前記複数の容量素子の上方、下方及び側方を覆う水素バリア膜と、
前記複数の容量素子の下方に形成され、前記各容量素子と選択的に接続される第1の配線と、
前記複数の容量素子の上方に形成された第1のサブ配線とを備え、
前記第1のサブ配線は、前記第1の配線と比べて抵抗率が低く、且つ前記水素バリア膜の外側の少なくとも2箇所において前記第1の配線と電気的に接続されていることを特徴とする半導体装置。 - 前記第1のサブ配線と同一の配線層に形成された第1のシールド配線をさらに備え、
前記第1のシールド配線は、前記第1のサブ配線とは絶縁され且つ前記第1のサブ配線の少なくとも一部と隣接するように配置されていることを特徴とする請求項1に記載の半導体装置。 - 前記第1の配線と同一の配線層に形成された第1のシールド配線をさらに備え、
前記第1のシールド配線は、前記第1の配線とは絶縁され且つ前記第1の配線の少なくとも一部と隣接するように配置されていることを特徴とする請求項1に記載の半導体装置。 - 前記第1のシールド配線は、接地電圧又は電源電圧が印加されることを特徴とする請求項2又は3に記載の半導体装置。
- 前記第1のサブ配線と同一の配線層に形成された第1のシールド配線と、
前記第1の配線と同一の配線層に形成された第2のシールド配線とをさらに備え、
前記第1のシールド配線は、前記第1のサブ配線とは絶縁され且つ前記第1のサブ配線の少なくとも一部と隣接するように配置され、
前記第2のシールド配線は、前記第1の配線とは絶縁され且つ前記第1の配線の少なくとも一部と隣接するように配置されていることを特徴とする請求項1に記載の半導体装置。 - 前記第1の配線と同一の配線層に形成された第2の配線と、
前記複数の容量素子の上方であって前記第1のサブ配線と異なる配線層に形成された第2のサブ配線とをさらに備え、
前記第2のサブ配線は、前記第2の配線と比べて抵抗率が低く、且つ前記水素バリア膜の外側の少なくとも2箇所において前記第2の配線と電気的に接続されていることを特徴とする請求項1に記載の半導体装置。 - 前記複数の容量素子の下方であって前記第1の配線と異なる配線層に形成された第2の配線と、
前記複数の容量素子の上方であって前記第1のサブ配線と異なる配線層に形成された第2のサブ配線とをさらに備え、
前記第2のサブ配線は、前記第2の配線と比べて抵抗率が低く、且つ前記水素バリア膜の外側の少なくとも2箇所において前記第2の配線と電気的に接続されていることを特徴とする請求項1に記載の半導体装置。 - 前記第1のサブ配線と同一の配線層に形成された第1のシールド配線と、
前記第2のサブ配線と同一の配線層に形成された第2のシールド配線とをさらに備え、
前記第1のシールド配線は、前記第1のサブ配線とは絶縁され且つ前記第1のサブ配線の少なくとも一部と隣接するように配置され、
前記第2のシールド配線は、前記第2のサブ配線とは絶縁され且つ前記第2のサブ配線の少なくとも一部と隣接するように配置されていることを特徴とする請求項6又は7に記載の半導体装置。 - 前記第1の配線と同一の配線層に形成された第1のシールド配線と、
前記第2の配線と同一の配線層に形成された第2のシールド配線とをさらに備え、
前記第1のシールド配線は、前記第1の配線とは絶縁され且つ前記第1の配線の少なくとも一部と隣接するように配置され、
前記第2のシールド配線は、前記第2の配線とは絶縁され且つ前記第2の配線の少なくとも一部と隣接するように配置されていることを特徴とする請求項7に記載の半導体装置。 - 前記第1のシールド配線及び第2のシールド配線は、接地電圧又は電源電圧が印加されることを特徴とする請求項8又は9に記載の半導体装置。
- 前記第1の配線と同一の配線層に形成された第1のシールド配線と、
前記第2の配線と同一の配線層に形成された第2のシールド配線と、
前記第1のサブ配線と同一の配線層に形成された第3のシールド配線と、
前記第2のサブ配線と同一の配線層に形成された第4のシールド配線とをさらに備え、
前記第1のシールド配線は、前記第1の配線とは絶縁され且つ前記第1の配線の少なくとも一部と隣接するように配置され、
前記第2のシールド配線は、前記第2の配線とは絶縁され且つ前記第2の配線の少なくとも一部に隣接するように配置され、
前記第3のシールド配線は、前記第1のサブ配線とは絶縁され且つ前記第1のサブ配線の少なくとも一部と隣接するように配置され、
前記第4のシールド配線は、前記第2のサブ配線とは絶縁され且つ前記第2のサブ配線の少なくとも一部と隣接するように配置されていることを特徴とする請求項7に記載の半導体装置。 - 前記第1のシールド配線、第2のシールド配線、第3のシールド配線及び第4のシールド配線は、接地電圧又は電源電圧が印加されることを特徴とする請求項11に記載の半導体装置。
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JP2003403172A JP2005166920A (ja) | 2003-12-02 | 2003-12-02 | 半導体装置 |
Applications Claiming Priority (1)
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Publication Number | Publication Date |
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JP2003403172A Pending JP2005166920A (ja) | 2003-12-02 | 2003-12-02 | 半導体装置 |
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Country | Link |
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JP (1) | JP2005166920A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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WO2006134664A1 (ja) * | 2005-06-17 | 2006-12-21 | Fujitsu Limited | 半導体装置及びその製造方法 |
-
2003
- 2003-12-02 JP JP2003403172A patent/JP2005166920A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
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WO2006134664A1 (ja) * | 2005-06-17 | 2006-12-21 | Fujitsu Limited | 半導体装置及びその製造方法 |
US7910968B2 (en) | 2005-06-17 | 2011-03-22 | Fujitsu Semiconductor Limited | Semiconductor device and method for manufacturing the same |
JP4930371B2 (ja) * | 2005-06-17 | 2012-05-16 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
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